KR100357174B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 간단한 공정을 통해 캐피시터의 용량을 증가시켜 고집적 메로리소자에 적당하도록 한 반도체소자의 캐패시터 제조방법을 제공하기 위한 것이다.
이를 위한 반도체소자의 캐패시터 제조방법은 반도체기판상에 제 1, 제 2 절연층을 적층형성한 후 상기 제 2 절연층상에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층상에 제 3 절연층을 형성한 후 스토리지 노드콘택용 마스크를 이용한 제 3 절연층과 제 1 폴리실리콘층, 제 2, 제 1 절연층을 선택적으로 제거하여 상기 기판이 노출되도록 스토리지 노드콘택을 형성하는 공정과, 상기 스토리지 노드콘택 및 이를 중심으로 상기 제 3 절연층상에 오버랩되는 마스킹물질을 증착하는 공정과, 마스킹물질 하부의 제 3 절연층과 제 1 폴리실리콘층을 선택적으로 제거하는 공정과, 상기 마스킹물질을 제거한 후 전면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층을 식각하여 상기 제 3 절연층 및 제 1 폴리실리콘층의 양측면에 제 2 폴리실리콘층으로 이루어진 필라(Pillar)를 형성하는 공정 그리고 상기 제 3 절연층을 제거하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 고집적 메모리소자에 적합하도록 한 캐패시터 제조방법에 관한 것이다.
이하, 종래 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체기판(11)상에 층간절연층(12)을 형성하고 상기 층간절연층(12)상에 질화막(13)을 증착한다.
그리고 상기 질화막(13)상에 포토레지스터(14)를 도포한 후 노광 및 현상공정으로 상기 포토레지스트(14)를 패터닝하여 캐패시터의 스토리지노드 콘택을 위한 콘택 마스크를 형성한다.
이어, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 그 하부의 질화막(13)과 층간절연층(12)을 선택적으로 제거하여 스토리지 노드콘택(15)을 형성한다.
그리고 도 1b에 도시한 바와 같이 상기 포토레지스트(14)를 제거한 후 상기 스토리지 노드콘택(15)을 포함한 질화막(13)상에 제 1 폴리실리콘층(16)을 형성한 후 상기 제 1 폴리실리콘층(16)상에 불순물이 도핑되지 않은 실리카 글래스(USG : Undoped Silicar Glass)산화막(17)을 증착한다.
이어 상기 실리카 글래스 산화막(17)상에 포토레지스트(18)를 도포하고 이를 패터닝한 후 상기 패터닝된 포토레지스트(18)를 마스크로 이용하여 그 하부의 실리카 글래스 산화막(17)과 제 1 폴리실리콘층(16)을 선택적으로 제거하여 스토리지 노드패턴을 형성한다.
이어, 도 1c에 도시한 바와 같이 상기 포토레지스트(18)를 제거한 후 노출된 실리카 글래스 산화막(17)을 포함한 전면에 제 2 폴리실리콘층을 형성한 다음, 상기 제 2 폴리실리콘층을 에치백하여 상기 스토리지 노드 및 실리카 글래스 산화막(17)의 양측면에 제 2 폴리실리콘측벽(19)을 형성한다.
그리고 도 1d에 도시한 바와 같이 상기 실리카 글래스 산화막(17)을 습식식각하여 제거하면 실린더 구조를 갖는 캐패시터 스토리지 노드가 형성된다.
그러나 이와 같은 종래의 반도체소자의 캐패시터 제조방법은 캐패시터 용량이 작아 고집적 메모리소자에 부적합한 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 간단한 공정을 통해 캐패시터의 용량을 증가시켜 고집적 메모리소자에 적당한 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도
도 2a 내지 2g는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체기판22 : 제 1 절연층
23 : 제 2 절연층24 : 제 1 폴리실리콘층
25 : 제 3 절연층26 : 제 1 포토레지스트
27 : 스토리지 노드콘택28 : 제 2 포토레지스트
29 : 필라(Pillar)
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은 반도체기판상에 제 1, 제 2 절연층을 적층형성한 후 상기 제 2 절연층상에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층상에 제 3 절연층을 형성한 후 스토리지 노드콘택용 마스크를 이용한 제 3 절연층과 제 1 폴리실리콘층, 제 2, 제 1 절연층을 선택적으로 제거하여 상기 기판이 노출되도록 스토리지 노드콘택을 형성하는 공정과, 상기 스토리지 노드콘택 및 이를 중심으로 상기 제 3 절연층상에 오버랩되는 마스킹물질을 증착하는 공정과, 마스킹물질 하부의 제 3 절연층과 제 1 폴리실리콘층을 선택적으로 제거하는 공정과, 상기 마스킹물질을 제거한 후 전면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층을 식각하여 상기 제 3 절연층 및 제 1 폴리실리콘층의 양측면에 제 2 폴리실리콘층으로 이루어진 필라(Pillar)를 형성하는 공정 그리고 상기 제 3 절연층을 제거하는 공정을 포함하여 이루어진다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 2g는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와 같이 복수개의 게이트전극(G)이 형성된 반도체기판(21)상에 제 1 절연층(22)과 제 2 절연층(23)을 차례로 형성한다.
그리고 상기 제 2 절연층(23)상에 제 1 폴리실리콘층(24)과 제 3 절연층(25)을 차례로 형성한다.
이때 상기 제 1 폴리실리콘층(24)의 두께는 1000~2000Å의 범위로 하며 상기 제 3 절연층(25)의 두께는 5000~8000Å의 범위로 한다.
이어, 상기 제 3 절연층(25)상에 제 1 포토레지스트(26)를 도포한 후 노광 및 현상공정을 통해 상기 제 1 포토레지스트(26)를 패티닝한다.
이때 상기 제 1 절연층(22)은 층간절연층이고 상기 제 2 절연층(23)의 물질은 질화막으로서 그 두계는 800~1200Å의 범위로 한다.
또한 상기 제 3 절연층(25)은 불순물이 도핑되지 않은 실리카 글래스 산화막이다.
그리고 상기 패터닝된 제 1 포토레지스트(26)를 마스크로 이용하여 그 하부의 제 3 절연층(25)과, 제 1 폴리실리콘층(24)과, 제 2, 제 1 절연층(23, 22)을 선택적으로 제거하여 반도체기판(21)의 표면이 노출되도록 스토리지 노드콘택(27)을 형성한다.
이때 상기 스토리지 노트콘택의 홀 사이즈는 0.15~0.2㎛의 범위로 한다.
이어서, 도 2b에 도시한 바와 같이 상기 제 1 포토레지스트(26)를 제거한 후 도 2c에 도시한 바와 같이 상기 스토리지 노드콘택(27)을 포함한 전면에 제 2 포토레지스트(28)를 도포한 후 노광 및 현상공정을 통해 상기 스토리지 노드콘택을 중심으로 양측의 제 3 절연층(25)에 소정부분이 걸쳐지도록 상기 제 2 포토레지스트(28)를 패터닝한다.
그리고 도 2d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 그 하부의 제 3 절연층(25)과 제 1 폴리실리콘층(24)을 선택적으로 제거하여 상기 제 2 절연층(23)의 표면을 노출시킨다.
이어서, 도 2e에 도시한 바와 같이 상기 제 2 포토레지스트(28)를 제거하여 반도체기판(21)을 노출시킨다.
여기서 상기 제 2 포토레지스트(28) 대신에 절연막을 적용할 수 있으며 절연막 적용시 식각공정을 행하여 절연막을 제거한다.
그리고 도 2f에 도시한 바와 같이 노출된 반도체기판(21)을 포함한 전면에 제 2 폴리실리콘층을 형성한 후 에치백하여 상기 제 3 절연층(25)과 제 1 폴리실리콘층(24)의 양측면에 필라(Pillar)(29)를 형성하고 스토리지 노드콘택(27)을 매립한다.
이때 상기 제 2 폴리실리콘층의 두께는 1000~2000Å의 범위로 한다.
이어서, 도 2g에 도시한 바와 같이 상기 제 3 절연층(25)만을 선택적으로 제거하면 포오크(Fork)형태를 갖는 캐패시터 스토리지노드가 형성된다.
이상 상술한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
간단한 공정으로 캐패시터의 용량을 크게할 수 있다. 따라서 고집적 메모리 소자에 적합하다.
Claims (7)
- 반도체기판상에 제 1, 제 2 절연층을 적층형성한 후 상기 제 2 절연층상에 제 1 폴리실리콘층을 형성하는 공정과,상기 제 1 폴리실리콘층상에 제 3 절연층을 형성한 후 스토리지 노드콘택용 마스크를 이용한 제 3 절연층과 제 1 폴리실리콘층, 제 2, 제 1 절연층을 선택적으로 제거하여 상기 기판이 노출되도록 스토리지 노드콘택을 형성하는 공정과,상기 스토리지 노드콘택 및 이를 중심으로 상기 제 3 절연층상에 오버랩되는 마스킹물질을 증착하는 공정과,마스킹물질 하부의 제 3 절연층과 제 1 폴리실리콘층을 선택적으로 제거하는 공정과,상기 마스킹물질을 제거한 후 전면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층을 식각하여 상기 스토리지 노드콘택을 매립하고 상기 제 3 절연층 및 제 1 폴리실리콘층의 양측면에 제 2 폴리실리콘층으로 이루어진 필라(Pillar)를 형성하는 공정 그리고상기 제 3 절연층을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 마스킹물질은 포토레지스트 또는 절연물질인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 제 2 절연층의 물질은 질화물인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 제 3 절연층은 불순물이 도핑되지 않은 실리카 글래스인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 제 1 폴리실리콘층의 두께는 1000~2000Å의 범위이고 상기 제 2 폴리실리콘층의 두께는 1000~2000Å의 범위인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 제 3 절연층의 두께는 5000~8000Å의 범위인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 스토리지 노드콘택의 홀 사이즈는 0.15~0.2㎛의 범위인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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