KR20000038332A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20000038332A
KR20000038332A KR1019980053292A KR19980053292A KR20000038332A KR 20000038332 A KR20000038332 A KR 20000038332A KR 1019980053292 A KR1019980053292 A KR 1019980053292A KR 19980053292 A KR19980053292 A KR 19980053292A KR 20000038332 A KR20000038332 A KR 20000038332A
Authority
KR
South Korea
Prior art keywords
layer
plug
forming
material layer
semiconductor device
Prior art date
Application number
KR1019980053292A
Other languages
English (en)
Inventor
김병국
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980053292A priority Critical patent/KR20000038332A/ko
Publication of KR20000038332A publication Critical patent/KR20000038332A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 포토 공정의 추가없이 플러그층의 면적을 증가시켜 오버랩 마진을 증가시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 형성된 절연층들을 식각하여 콘택홀을 형성하는 공정,전면에 버퍼 산화막과 제 1 플러그 형성 물질층을 형성하고 콘택홀을 측벽에만남도록 식각하여 플러그 제 1 층을 형성하는 공정,콘택홀이 형성된 절연층들의 상부 어느 한층을 제거하여 플러그 제 1 층의 상부 일부층이 완전 노출되도록하는 공정,콘택홀이 완전 매립되도록 전면에 제 2 플러그 형성 물질층을 형성하고 플러그 제 1 층의 측면에 측벽 형태로 제 2 플러그 형성 물질층이 남도록하여 플러그 제 2 층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자에 관한 것으로, 특히 포토 공정의 추가없이 플러그층의 면적을 증가시켜 오버랩 마진을 증가시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 공정 단면도이다.
종래 기술의 플러그층 형성 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 소자 격리층(2)을 형성하여 활성 영역을 정의한다.
이어, 상기 활성 영역에 웰 영역(3)을 형성한다.
그리고 전면에 게이트 산화막(4)을 형성하고 게이트 형성용 물질층, 게이트 캡 절연 물질층 예를들면, 질화막 등을 증착한후 포토리소그래피 공정으로 선택적으로 패터닝하여 게이트(5)와 게이트 캡층(6)을 형성한다.
이때, 도면에 도시하지 않았지만, 게이트(5)와 게이트 캡층(6)을 마스크로하여 불순물이 주입되어 기판에 소오스/드레인 영역이 형성된다.
이어, 게이트(5)를 포함하는 전면에 질화막과 같은 물질을 사용하여 제 1 ILD(InterLayer Dielectric)층(7)을 형성하고 산화막 등의 물질을 사용하여 평탄화된 제 2 ILD층(8)을 형성한다.
제 2 ILD층(8)은 CMP(Chemical Mechanical Polishing) 또는 어닐 공정으로 평탄화 한다.
그리고 도 1b에서와 같이, 제 2 ILD층(8)을 포토리소그래피 공정으로 패터닝하여 그를 마스크로 제 1 ILD층(7)을 식각하고 셀프 얼라인 공정으로 기판을 노출시켜 플러그층을 형성하기 위한 콘택홀(9)을 형성한다.
이어, 도 1c에서와 같이, 콘택홀(9)을 포함하는 전면에 플러그 형성 물질층(10)을 형성한다.
그리고 도 1d에서와 같이, 플러그 형성 물질층(10)을 제 2 ILD층(8)의 표면이 노출되도록 에치 백하여 소오스/드레인의 어느 한 영역에 콘택되는 플러그층(10a)을 형성한다.
이와 같은 종래 기술의 플러그층 형성 공정은 게이트 전극간의 이격 거리에 따라 콘택홀 크기가 정해지므로 패턴 치수가 작아질수록 공정 마진이 줄어들게 된다.
이와 같은 종래 기술의 반도체 소자의 플러그층 형성 공정은 다음과 같은 문제가 있다.
소자가 고집적화 될 수록 패턴 치수가 감소하여 플러그층 형성 면적이 줄어들게 된다.
이는 공정 진행시에 오버랩 마진을 감소시켜 포토리소그래피 공정의 해상력 이하의 미세 패턴을 형성할 수 없는 문제를 발생시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하기 위하여 안출한 것으로, 포토 공정의 추가없이 플러그층의 면적을 증가시켜 오버랩 마진을 증가시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 웰 영역 24. 게이트 산화막
25. 게이트 전극 26. 게이트 캡층
27. 제 1 ILD층 28. 제 2 ILD층
29. 콘택홀 30. 버퍼 산화막
31. 제 1 플러그 형성 물질층 31a. 플러그 제 1 층
32. 제 2 플러그 형성 물질층 32a. 플러그 제 2 층
33. 플러그층
포토 공정의 추가없이 플러그층의 면적을 증가시켜 오버랩 마진을 증가시킬 수 있도록한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 형성된 절연층들을 식각하여 콘택홀을 형성하는 공정,전면에 버퍼 산화막과 제 1 플러그 형성 물질층을 형성하고 콘택홀을 측벽에만남도록 식각하여 플러그 제 1 층을 형성하는 공정,콘택홀이 형성된 절연층들의 상부 어느 한층을 제거하여 플러그 제 1 층의 상부 일부층이 완전 노출되도록하는 공정,콘택홀이 완전 매립되도록 전면에 제 2 플러그 형성 물질층을 형성하고 플러그 제 1 층의 측면에 측벽 형태로 제 2 플러그 형성 물질층이 남도록하여 플러그 제 2 층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도2f는 본 발명에 따른 반도체 소자의 공정 단면도이다.
플러그층 형성시에 포토 공정에 의해 공정을 진행하는 경우 플러그간의 쇼트를 방지하기 위하여 일정 거리를 두어야 하므로 플러그층의 표면적 증가에는 제약이 있다.
본 발명에 따른 반도체 소자 제조 공정은 추가적인 포토 공정없이 폴리 실리콘 측벽을 이용하여 플러그층의 표면적을 증가시킬수 있도록한 것이다.
그 제조 공정은 다음과 같이 진행한다.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 소자 격리층(22)을 형성하여 활성 영역을 정의한다.
이어, 상기 활성 영역에 웰 영역(23)을 형성한다.
그리고 전면에 게이트 산화막(24)을 형성하고 게이트 형성용 물질층, 게이트 캡 절연 물질층 예를들면, 질화막 등을 증착한후 포토리소그래피 공정으로 선택적으로 패터닝하여 게이트 전극(25)과 게이트 캡층(26)을 형성한다.
이때, 도면에 도시하지 않았지만, 게이트 전극(25)과 게이트 캡층(26)을 마스크로하여 불순물이 주입되어 기판에 소오스/드레인 영역이 형성된다.
이어, 게이트 전극(25)을 포함하는 전면에 질화막과 같은 물질을 사용하여 제 1 ILD(InterLayer Dielectric)층(27)을 형성하고 산화막 등의 물질을 사용하여 평탄화된 제 2 ILD층(28)을 형성한다.
제 2 ILD층(28)은 CMP(Chemical Mechanical Polishing) 또는 어닐 공정으로 평탄화 한다.
그리고 도 2b에서와 같이, 제 2 ILD층(28)을 포토리소그래피 공정으로 패터닝하여 그를 마스크로 제 1 ILD층(27)을 식각하고 셀프 얼라인 공정으로 기판을 노출시켜 플러그층을 형성하기 위한 콘택홀(29)을 형성한다.
이어, 도 2c에서와 같이, 콘택홀(29)을 포함하는 전면에 버퍼 산화막(30),제 1 플러그 형성 물질층(31)을 형성한다.
그리고 도 2d에서와 같이, 제 1 플러그 형성 물질층(31)을 전면 건식각하여 콘택홀(29)의 측면에 측벽 형태로 남겨 플러그 제 1 층(31a)을 형성한다.
이때, 버퍼 산화막(30)은 노출된 상태로 남겨지고 제 2 ILD층(28)은 제거된다.
이어, 도 2e에서와 같이, 상기 플러그 제 1 층(31a)이 형성된 콘택홀(29) 전체를 매립하도록 전면에 제 2 플러그 형성 물질층(32)을 형성한다.
그리고 도 2f에서와 같이, 제 2 플러그 형성 물질층(32)을 에치백하여 플러그 제 2 층(32a)을 형성한다.
여기서, 플러그 제 2 층(32a)은 제 2 ILD층(28)이 제거된 부분에 측벽 형태로 남아 ㉮부분에서와 같이 면적이 확장된 부분을 갖는 플러그층(33)이 형성된다.
플러그층(33)의 형성 물질은 폴리 실리콘층 또는 텅스텐등과 같은 고융점 금속층이 사용된다.
이와 같은 본 발명에 따른 반도체 소자의 플러그층 형성 공정은 측벽 형태의 플러그 제 1 층과 플러그 제 1 층을 이용하여 플러그 제 2 층을 측벽 형태로 남겨 면적을 확장한 플러그층을 형성할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
소자의 고집적화에 관계없이 플러그층의 유효 면적을 용이하게 확보할수 있어 소자의 제조 공정이 효율적으로 진행되도록 한다.
이는 추가 포토리소그래피 공정없이 플러그층의 유효 면적을 확보하므로 후속 공정시의 오버랩 마진을 충분히 확보할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 형성된 절연층들을 식각하여 콘택홀을 형성하는 공정,
    전면에 버퍼 산화막과 제 1 플러그 형성 물질층을 형성하고 콘택홀을 측벽에만남도록 식각하여 플러그 제 1 층을 형성하는 공정,
    콘택홀이 형성된 절연층들의 상부 어느 한층을 제거하여 플러그 제 1 층의 상부 일부층이 완전 노출되도록하는 공정,
    콘택홀이 완전 매립되도록 전면에 제 2 플러그 형성 물질층을 형성하고 플러그 제 1 층의 측면에 측벽 형태로 제 2 플러그 형성 물질층이 남도록하여 플러그 제 2 층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 콘택홀을 반도체 기판의 소자 격리 영역에 소자 격리층을 형성하여 활성 영역을 정의하는 공정,
    상기 활성 영역에 웰 영역을 형성하고 전면에 게이트 산화막을 형성하고 게이트 형성용 물질층, 게이트 캡 절연 물질층을 증착한후 포토리소그래피 공정으로 선택적으로 패터닝하여 게이트 전극과 게이트 캡층을 형성하는 공정,
    게이트 전극을 포함하는 전면에 제 1,2 ILD층을 차례로 형성하는 공정을 진행한후에 상기 제 2 ILD층을 평탄화하고 선택적으로 패터닝하여 그를 마스크로 제 1 ILD층을 식각하고 셀프 얼라인 공정으로 기판을 노출시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 제 2 ILD층을 CMP 또는 어닐 공정으로 평탄화하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서, 제 1,2 ILD층을 식각 선택비를 갖는 서로 다른 믈질을 사용하여 형성하는 것을 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 플러그층을 폴리 실리콘층 또는 텅스텐등과 같은 고융점 금속층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019980053292A 1998-12-05 1998-12-05 반도체 소자의 제조 방법 KR20000038332A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980053292A KR20000038332A (ko) 1998-12-05 1998-12-05 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980053292A KR20000038332A (ko) 1998-12-05 1998-12-05 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20000038332A true KR20000038332A (ko) 2000-07-05

Family

ID=19561533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980053292A KR20000038332A (ko) 1998-12-05 1998-12-05 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20000038332A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038281B2 (en) 2003-02-28 2006-05-02 Renesas Technology Corp. Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038281B2 (en) 2003-02-28 2006-05-02 Renesas Technology Corp. Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
TWI385734B (zh) 形成場效電晶體之方法，形成場效電晶體閘極之方法，形成具有電晶體閘極陣列及在該閘極陣列週邊之電路的積體電路之方法，以及形成包含具有第一閘極與第二接地絕緣閘極之電晶體閘極陣列的積體電路之方法
KR100226749B1 (ko) 반도체 소자의 제조 방법
JPH09260655A (ja) 半導体装置の製造方法
US6248636B1 (en) Method for forming contact holes of semiconductor memory device
KR100596831B1 (ko) 반도체소자의 제조방법
KR100252044B1 (ko) 반도체소자의 콘택홀 형성방법
KR20040015792A (ko) 집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자
KR20000038332A (ko) 반도체 소자의 제조 방법
KR100289661B1 (ko) 반도체 소자의 제조방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
US6867095B2 (en) Method for the fabrication of a semiconductor device utilizing simultaneous formation of contact plugs
KR20010008839A (ko) 반도체 장치의 셀프-얼라인 콘택 형성방법
KR100226753B1 (ko) 반도체 소자의 금속배선 형성방법
KR20030000962A (ko) 반도체 장치의 제조방법
KR100213203B1 (ko) 콘택홀을 가지는 반도체 장치 및 그의 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100198637B1 (ko) 반도체 소자의 제조 방법
KR100280528B1 (ko) 반도체 장치의 내부배선 형성방법
KR100192547B1 (ko) 반도체 소자 및 그 제조방법
KR100266028B1 (ko) 반도체장치 및 그 제조방법
KR100386625B1 (ko) 반도체 소자의 제조방법
KR0139575B1 (ko) 반도체 소자 제조방법
KR100317333B1 (ko) 반도체 소자 제조방법
KR100301810B1 (ko) 반도체 메모리 소자의 제조방법
KR100215894B1 (ko) 반도체 소자의 커패시터 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid