KR0139575B1 - 반도체 소자 제조방법 - Google Patents
반도체 소자 제조방법Info
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Abstract
본 발명은 기판 전체구조 상부에 제 1 전도막을 형성하는 단계; 상기 제 1 전도막 상에 평탄화된 제 1 절연막을 형성하는 단계; 상기 제 1 전도막 디파인을 위한 식각 마스크를 사용하여 상기 제 1 절연막 및 제 1 전도막을 차례로 식각하는 단계; 전체구조 상부에 제 2 절연막을 형성하는 단계; 상기 제 1 전도막 패턴 사이의 공간을 통과하여 기판에 콘택되는 제 2 전도막을 자기정렬 콘택시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법에 관한 것으로, 기판을 평탄화시킨 후 게이트 디파인(Define) 공정을 수행함으로, 게이트 디파인을 위한 사진식각 공정시 너칭현상을 방지하여 게이트 패턴 형상의 변화를 방지하며, 완벽한 자기정렬 콘택 형성으로 인접하부 전도층과의 단락을 방지하여 소자의 특성 및 수율을 향상시키는 효과를 가져온다.
Description
제 1A 도 내지 제 1D 도는 본 발명의 일실시예에 따른 반도체 제조공정도.
*도면의 주요부분에 대한 부호의 설명
1: 실리콘 기판 2: 필드 산화막
3: 게이트 산화막 4,9: 폴리실리콘막
5: BPSG막 6,8: 감광막 패턴
7: 절연막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 콘택 형성시 콘택매립물질과 인접 하부전도층간의 단락(Short)을 방지하는 반도체 소자 제조방법에 관한 것이다.
반도체 소자가 점차 고집적화 되어감에 따라 패턴선폭의 크기 또한 작아져, 사진식각 작업시 하부층의 토포로지로 인하여 너칭(notching)현상이 발생함으로써, 설계룰과는 다른 패턴형상의 변화가 발생한다.
때문에 종래에는 비반사층을 사용하거나 다층 감광막을 사용하는 기술을 이용하여 패턴형상의 불량을 해결하였으나, 이 방법은 공정이 복잡해지는 또다른 문제점이 발생하게 된다.
또한, 고집적화로 인한 패턴간의 간격 또한 좁아짐으로써, 이러한 좁은 간격으로 콘택을 통과시킬 경우, 콘택매립 물질과 인접 하부 전도층간의 단락이 발생하여 콘택불량이 발생하게 된다.
따라서, 본 발명은 패턴형상의 불량을 방지하고 완벽한 자기정렬 콘택 형성으로 콘택시의 단락을 방지하는 반도체 소자 제조방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 제조방법에 있어서;
기판 전체구조 상부에 제 1 전도막을 형성하는 단계; 상기 제 1 전도막 상에 평탄화된 제 1 절연막을 형성하는 단계; 상기 제 1 전도막 디파인을 위한 식각 마스크를 사용하여 상기 제 1 절연막 및 제 1 전도막을 차례로 식각하는 단계; 전체구조 상부에 제 2 절연막을 형성하는 단계; 상기 제 1 전도막 패턴 사이의 공간을 통과하여 기판에 콘택되는 제 2 전도막을 자기정력 콘택시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제 1A 도 내지 제 1D 도를 참조하여 본 발명을 상세히 설명한다.
먼저, 제 1A 도는 필드산화막(2)이 형성된 실리콘기판(1)상에 게이트 산화막(3), 게이트 폴리실리콘막(4)을 차례로 형성한 후, 평탄화 절연막용 BPSG막(5)을 형성한 상태에서, 사진식각공정으로 게이트 마스크물질인 감광막 패턴(6)을 형성한 상태이다.
이때, 감광막 패턴(6)은 기판의 단차가 크게 완화된 상태에서 형성됨으로, 노광공정시의 너칭(Notching) 문제발생을 방지하며 촛점심도(DOF) 마진이 증대된다. 그리고 평탄화, 절연막은 BPSG막이 아닌 절화막등의 절연막 증착후 화학적 기계적 폴리싱으로 에치백(Etch Back)하는 공정으로 형성할 수 있다.
이어서, 제 1B 도와 같이 상기 감광막 패턴(6)을 식각장벽으로 상기 BPSG막(5) 및 게이트 폴리실리콘막(4)을 차례로 식각한 후 감광막 패턴(6)을 제거하고, 전체구조 상부 표면을 따라 일정두께 절연막(7)을 형성한다.
계속해서, 제 1C 도에 도시된 바와같이 사진식각 공정으로 콘택 마스크인 감광막 패턴(8)을 형성하고 스페이서 식각하여 콘택홀을 형성한 후, 제 1D 도에 도시된 바와 같이 콘택매립 물질을 증착하고 패터닝 한다.
이상의 설명에서 소오스/드레인 형성을 위한 이온주입 공정은 설명을 생략하였으나 필요에 따라 게이트 디파인(Define) 이후에 소오스/드레인 형성공정을 진행할 수 있다.
그리고, 자기정렬 콘택이 없는 트랜지스터는 콘택 마스크시 오픈시켜 줌으로 자동적으로 트랜지스터 게이트 측벽의 스페이서가 형성됨으로, 콘택플러그 이온주입과 소오스/드레인 이온주입이 동시 실시된다.
이상, 상기 설명과 같이 이루어지는 본 발명은 기판을 평탄화시킨 후 게이트 디파인(Define) 공정을 수행함으로, 게이트 디파인을 위한 사진식각 공정시 너칭현상을 방지하여 게이트 패턴 형상의 변화를 방지하며, 완벽한 자기정렬 콘택 형성으로 인접하부 전도층과의 단락을 방지하여 소자의 특성 및 수율을 향상시키는 효과를 가져온다.
Claims (2)
- 반도체 소자 제조방법에 있어서; 기판 전체구조 상부에 제 1 전도막을 형성하는 단계; 상기 제 1 전도막 상에 평탄화된 제 1 절연막을 형성하는 단계; 상기 제 1 전도막 디파인을 위한 식각 마스크를 사용하여 상기 제 1 절연막 및 제 1 전도막을 차례로 식각하는 단계; 전체 구조 상부에 제 2 절연막을 형성하는 단계; 상기 제 1 전도막 패턴 사이의 공간을 통과하여 기판에 콘택되는 제 2 전도막을 자기정렬 콘택시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서; 상기 제 2 전도막을 자기정렬 콘택시키는 단계는; 자기정렬 콘택 마스크를 사용하여 상기 제 2 절연막 및 제 1 절연막을 스페이서 식각하여 콘택홀을 형성하는 단계; 상기 제 2 전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035740A KR0139575B1 (ko) | 1994-12-21 | 1994-12-21 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035740A KR0139575B1 (ko) | 1994-12-21 | 1994-12-21 | 반도체 소자 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0139575B1 true KR0139575B1 (ko) | 1998-07-15 |
Family
ID=19402748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035740A KR0139575B1 (ko) | 1994-12-21 | 1994-12-21 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0139575B1 (ko) |
-
1994
- 1994-12-21 KR KR1019940035740A patent/KR0139575B1/ko not_active IP Right Cessation
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