KR20050034292A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 게이트전극의 일부를 기판에 매립하는 구조로 형성하였으므로, 콘택 면적 확보가 용이하고 콘택 면적을 확대할 수 있어 공정 여유도가 증가되고, 동일한 면적에 더 큰 유효채널길이를 가지는 소자를 형성할 수 있어 소자의 전기적 균일성을 개선할 수 있으며, 게이트전극 형성전에 소오스/드레인영역 형성을 위한 이온을 실시하므로 게이트산화막의 에지 부분 두께가 증가하여 게이트 유도 드레인 누설 특성이 향상되고, 구조사 재산화 공정이 없어 게이트 물질과 스페이서 물질의 선택 폭이 증가되며, 펀치쓰루 방지 이온주입과 Vt 조절 이온주입을 접합 근처에서 이루어지지 않아 웰 도핑 농도가 감소하여 접합 누설전류가 방지되고, 소오스/드레인 전 영역에 그레이드 접합 구조를 가지므로 소자의 누설전류가 감소된다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극 높이를 감소시켜 콘택을 크게 형성하여 소자의 전류 구동 능력을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도이다.
먼저, 반도체기판(10)상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 하드마스크(16)층 패턴과 중첩되어있는 게이트전극(14)을 형성한 후, 상기 하드마스크층(16) 패턴과 게이트전극(14)의 측벽에 질화막 재질의 절연 스페이서(18)를 형성한 후, 상기 구조의 전표면에 층간절연막(20)을 도포한후, 평탄화 시킨다.
여기서 상기 게이트전극은 다결정실리콘 상에 W이나 텅스텐 실리사이드가 적층되어있는 저저항 구조로서, 이를 패턴닝 하기 위하여 더욱 하드마스크층 패턴의 두께가 증가되어 종횡비가 증가된다.
그다음 콘택플러그용 식각마스크를 사용한 사진 식각 공정으로 콘택홀을 형성하고, 상기 콘택홀을 메우는 콘택플러그(22)를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 게이트전극 형상시의 종횡비가 증가되어 게이트전극 패턴닝이 어려워지고, 소자의 유효채널길이 및 소오스/드레인 접합을 연결하는 콘택 영역의 확보가가 어려워지고 있어, 콘택 저항이 증가되고, 소자의 전류 구동 능력을 감소시키는 문제점이 있다.
또한 소자가 고집적화되어 구종전류 대비 접합 누설전류가 증가되며, 메모리의 리플레쉬 시간을 감소시키며, 접합누설전류 성분중 게이트산화막의 특성이 중요시되는데, 기존의 소자로는 게이트로 인한 드레인 누설을 감소시키는 것이 한계가 있어 더욱 소자의 신뢰성 및 동작 특성을 저해하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은
게이트전극의 하부를 기판에 매립시키는 방법으로 형성하여 콘택 면적을 확대하고, 드레인 누설전류를 감소시켜 소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 마스크 절연막을 형성하는 공정과,
상기 반도체기판에 고농도 소오스/드레인영역과, 저농도 소오스/드레인영역을 형성하는 공정과,
상기 반도체기판에서 채널로 예정되어있는 부분상의 마스크 절연막을 사진식각 공정을 패터닝하여 제거하고 노출된 반도체기판에 일정 깊이의 홈을 형성하는 공정과,
상기 반도체기판의 홈 표면에 게이트산화막을 형성하는 공정과,
상기 홈을 메우는 게이트전극을 형성하는 공정과,
상기 구조의 전표면에 절연막을 형성하는 공정과,
상기 절연막과 마스크 절연막을 패턴닝하여 상기 게이트전극의 측벽과 상부를 감싸는 절연막 패턴과 마스크 절연막 패턴을 형성하는 공정과,
상기 구조의 전표면에 층간절연막을 형성하는 공정과,
콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막과 마스크 절연막을 패턴닝하여 콘택홀을 형성하는 공정과,
상기 콘택홀을 메우는 콘택플러그를 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은,
상기 마스크 절연막의 패터닝 공정전에 게이트전극 높이 조절을 위한 절연막을 형성하는 공정을 구비하고, 상기 홈을 형성한 후 홈 저면의 반도체기판에 펀치쓰루 방지 이온주입이나, Vt 조절 이온주입을 실시함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(30)상에 마스크 산화막(32)과 마스크 질화막(34)을 순차적으로 형성한다. 이때 상기 마스크 질화막(34)은 이온주입 장벽으로 사용되고, 얕은 접합 형성을 위한 마스크로도 사용된다. (도 2a 참조).
그다음 상기 반도체기판(30) 표면에 고농고 소오스/드레인영역(36)과, 저농도 소오스/드레인영역(38)을 깊이에 따라 순차적으로 형성한다. (도 2b 참조).
그후, 상기 마스크 질화막(34)상에 장벽 질화막(40)을 형성하고, 소자분리 마스크를 사용한 사진 식각공정을 소자분리 영역으로 예정되어있는 부분상의 장벽 질화막(40)에서 마스크 산화막(32) 까지를 순차적으로 제거하여 반도체기판(30)을 노출시킨 후, 상기 반도체기판(30)을 일정 깊이 식각하여 트랜치를 형성하고, 상기 트랜치를 메우는 소자분리 산화막(42)을 형성한다. 여기서 상기 장벽 질화막(40)은 소자분리에 필요한 질화막의 두께를 확보하고, 최종 게이트전극의 높이를 조절하기 위한 것이다. (도 2c 참조).
그다음 상기 반도체기판(30)에서 트랜지스터의 채널로 예정되어있는 부분상의 장벽 질화막(40)에서 마스크 산화막(32) 까지 사진식각방법으로 제거하여 반도체기판(30)을 노출시키고, 노출된 반도체기판(30)을 일정 깊이 식각하여 채널이 되는 홈(42)을 형성한다. 상기 홈(42)으로 채널 길이를 조절하게 된다. (도 2d 참조).
그후, 상기 홈(42) 하부의 반도체기판(30) 하부에 펀치쓰루 방지용 이온주입 및 Vt 조절 이온주입영역(44)을 형성하고, 반도체기판(30) 포면에 게이트산화막(46)을 형성한다. 여기서 종래 펀치쓰루 이온주입이나 Vt 조절 이온주입은 접합 부근에 형성되어 웰 도핑을 증가시켜 접합누설전류의 증가를 유발하나 상기 이온주입영역(44)은 국부적인 웰 도핑이 이루어져 반도체기판(30)의 도핑 농도를 감소시켜 접합 누설전류를 감소시킨다. 또한 게이트 산화막(46)을 두껍게 형성할 수 있어 재산화 없이도 게이트 유도 드레인 누설에 강한 소자를 형성할 수 있다. (도 2e 참조).
그다음 상기 구조의 전표면에 게이트용 도전층을 도포한후, 상기 장벽 질화막(40)을 식각 장벽으로하여 식각하여 독립시켜 게이트전극(48)을 형성한 후, 게이트 보호를 위하여 절연막(50)을 전면에 도포한다. (도 2f 참조).
그후, 상기 게이트전극(48) 측벽과 상부에 절연막들이 남도록 사진식각하여 상기 게이트전극(48)을 감싸는 절연 구조를 형성하고, (도 2g 참조), 상기 구조의 전표면에 층간절연막(52)을 도포하여 평탄화 시킨 후, 상기 반도체기판(30)에서 콘택으로 예정되어있는 부분상의 층간절연막(52)을 제거하여 소오스/드레인 콘택홀을 형성한 후, 상기 콘택홀을 메우는 콘택플러그(54)를 형성한다. (도 2h 참조).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 게이트전극의 일부를 기판에 매립하는 구조로 형성하였으므로, 콘택 면적 확보가 용이하고 콘택 면적을 확대할 수 있어 공정 여유도가 증가되고, 동일한 면적에 더 큰 유효채널길이를 가지는 소자를 형성할 수 있어 소자의 전기적 균일성을 개선할 수 있으며, 게이트전극 형성전에 소오스/드레인영역 형성을 위한 이온을 실시하므로 게이트산화막의 에지 부분 두께가 증가하여 게이트 유도 드레인 누설 특성이 향상되고, 구조사 재산화 공정이 없어 게이트 물질과 스페이서 물질의 선택 폭이 증가되며, 펀치쓰루 방지 이온주입과 Vt 조절 이온주입을 접합 근처에서 이루어지지 않아 웰 도핑 농도가 감소하여 접합 누설전류가 방지되고, 소오스/드레인 전 영역에 그레이드 접합 구조를 가지므로 소자의 누설전류가 감소되는 등의 효과가 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 46 : 게이트산화막
14, 48 : 게이트전극 16 : 하드마스크층
18 : 스페이서 20 : 층간절연막
22 : 콘택플러그 32 : 마스크 산화막
34 : 마스크 질화막 36 : 고농도 소오스/드레인영역
38 : 저농도 소오스/드레인영역 40 : 장벽 질화막
42 : 소자분리 산화막 42 : 홈
44 : 이온주입영역 50 : 절연막
52 : 층간절연막 54 : 콘택플러그

Claims (3)

  1. 반도체기판상에 마스크 절연막을 형성하는 공정과,
    상기 반도체기판에 고농도 소오스/드레인영역과, 저농도 소오스/드레인영역을 형성하는 공정과,
    상기 반도체기판에서 채널로 예정되어있는 부분상의 마스크 절연막을 사진식각 공정으로 패터닝하여 제거하고 노출된 반도체기판에 일정 깊이의 홈을 형성하는 공정과,
    상기 반도체기판의 홈 표면에 게이트산화막을 형성하는 공정과,
    상기 홈을 메우는 게이트전극을 형성하는 공정과,
    상기 구조의 전표면에 절연막을 형성하는 공정과,
    상기 절연막과 마스크 절연막을 패턴닝하여 상기 게이트전극의 측벽과 상부를 감싸는 절연막 패턴과 마스크 절연막 패턴을 형성하는 공정과,
    상기 구조의 전표면에 층간절연막을 형성하는 공정과,
    콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막과 마스크 절연막을 패턴닝하여 콘택홀을 형성하는 공정과,
    상기 콘택홀을 메우는 콘택플러그를 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크 절연막의 패터닝 공정전에 게이트전극 높이 조절을 위한 절연막을 형성하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 홈을 형성한후 홈 저면의 반도체기판에 펀치쓰루 방지 이온주입이나, Vt 조절 이온주입을 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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US9812539B2 (en) 2014-12-17 2017-11-07 Samsung Electronics Co., Ltd. Semiconductor devices having buried contact structures

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