KR100304284B1 - 반도체소자의 콘택 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 4
- 238000003860 storage Methods 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000003475 lamination Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- Manufacturing & Machinery (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 게이트 전극 및 소오스/드레인 접합영역이 구비된 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택홀 및 저장전극 콘택홀이 구비된 층간절연막을 형성한 다음, 상기 비트라인 콘택홀 및 저장전극 콘택홀에 의해 노출된 반도체기판을 소정 두께 식각하고 상기 소오스/드레인 접합영역과 같은 종류의 불순물을 이온주입한 후, 상기 비트라인 콘택홀 및 저장전극 콘택홀을 통하여 상기 소오스/드레인 접합영역과 접속되는 비트라인 콘택플러그 및 저장전극 콘택플러그를 형성함으로써 고집적 디램(dynamic random access memory, 이하 DRAM 이라 함)에서 디자인룰(design rule)이 줄어도 중첩정확도(overlay accuracy)를 극복할 수 있고, 얼라인 마진(align masin)을 확보하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로서, 특히 비트라인 콘택 및 저장전극 콘택을 형성하기 위한 식각공정시 게이트전극의 수평방향에 대한 얼라인 마진을 확보하는 기술에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크로 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있다.
상기와 같이 소자의 고집적화에 따른 문제점을 해결하기 위하여 도전배선을 서로 연결시키고, 공정여유도를 증가시키기 위하여 콘택플러그를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래기술을 설명한다.
도 1 은 일반적인 DRAM 셀을 도시한 평면도이고, 도 2 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도 1 의 선 a-a′ 을 따라 도시한 단면도로서 서로 연관지어 설명한다.
먼저, 반도체기판(11)에 원하는 종류의 불순물을 이온주입하여 웰을 형성한다.
다음, 전체표면 상부에 패드산화막(도시않됨)과 질화막(도시않됨)의 적층구조를 형성하고, 소자분리마스크를 이용하여 상기 적층구조를 패터닝한 후, 상기 적층구조 패턴을 식각마스크로 사용하여 상기 반도체기판(11)을 식각하여 트렌치(도시않됨)를 형성한다.
그 다음, 상기 적층구조 패턴을 제거하고, 전체표면 상부에 제1절연막을 상기 트렌치가 매립되도록 형성한다.
그 후, 상기 제1절연막을 전면식각하거나 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 제거하여 소자분리절연막(13)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(도시않됨), 게이트 전극용 도전층(도시않됨) 및 마스크 절연막(도시않됨)의 적층구조를 형성한 후, 게이트 전극 마스크를 이용하여 상기 적층구조를 식각한다.
그 다음, 상기 적층구조의 양쪽 반도체기판(11)에 저농도의 불순물을 이온주입하여 소오스/드레인 접합영역(15)을 형성한다.
그 후, 전체표면 상부에 제2절연막(도시않됨)을 형성한 후, 전면식각공정을 실시하여 상기 적층구조의 측벽에 제2절연막 스페이서를 형성한다.
다음, 전체표면 상부에 평탄화막(17)을 형성하고, 콘택마스크(도시않됨)를 이용한 식각공정으로 콘택홀(도시않됨)을 형성한다.
그 다음, 상기 평탄화막(17) 상부에 상기 콘택홀이 매립되어 상기 소오스/드레인 접합영역(15)과 접속되도록 도전층을 형성한다.
그 후, 상기 도전층을 전면식각하거나 CMP방법으로 제거하여 콘택플러그(19)를 형성한다.
상기와 같은 방법으로 형성된 일반적인 DRAM 셀의 레이아웃은 다수개의 게이트전극(x)이 평행하게 형성되고, 상기 게이트 전극(x)과 수직 방향으로 활성영역(z)이 형성되며, 상기 게이트 전극(x)의 양쪽에 절연막 스페이서(y)가 형성된다.
종래기술에 따른 반도체소자의 콘택 형성방법은 콘택형성공정시 마스크간에 오버랩 마진을 레이아웃상 0.15㎛ 이하로 설정하여 사용하고 있지만, 공정 진행시 비트라인 또는 저장전극 콘택홀이 설계보다 크게 형성되고, DRAM 셀에서 게이트 전극의 수직방향으로는 자기정렬콘택(self align contact)공정을 적용하여 콘택공정에 대한 공정마진을 확보하고 있으나, 상기 게이트 전극의 수평방향으로는 공정마진을 확보하지 못하여 콘택홀을 형성하기 위한 식각공정시 도 2 의 ⓑ 부분과 같이 반도체기판이 식각되어 접합영역에 누설전류를 유발하고, 콘택저항의 증가 또는 단락 및 질화막의 펀치쓰루(punch through)를 유발하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 콘택홀을 형성하고, 상기 콘택홀에 노출된 소오스/드레인 접합영역을 소정 두께 식각한 후, 상기 소오스/드레인 접합영역과 같은 종류의 불순물을 이온주입하여 소오스/드레인 접합영역을 깊게 형성함으로써 DRAM 셀영영에서 게이트 전극의 수평방향에 대한 공정마진을 확보하고, 접합 누설전류가 발생하는 것을 방지하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1 은 일반적인 DRAM 셀을 도시한 평면도.
도 2 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도 1 의 선 a-a′ 을 따라 도시한 단면도.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 콘택 형성방법을 도 1 의 선 a-a′을 따라 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 12 : 반도체기판 13, 14 : 소자분리절연막
15, 16 : 소오스/드레인 접합영역 17, 18 : 평탄화막
19, 24 : 콘택플러그 20 : 감광막 패턴
22 : 콘택홀
x : 게이트 전극 y : 절연막 스페이서
z : 활성영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 콘택 형성방법은,
소자분리절연막과 게이트전극이 형성되어 있는 반도체기판 상부에 소오스/드레인 접합영역을 형성하는 제1임플란트공정과,
상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 콘택홀을 형성하는 공정과,
상기 콘택홀에 의해 노출되는 상기 반도체기판을 소정 두께 식각하는 공정과,
상기 노출된 반도체기판에 상기 소오스/드레인 접합영역과 같은 불순물을 이온주입하여 접합영역을 깊게 형성하여 얼라인 마진을 확보하는 제2임플란트공정과,
상기 콘택홀을 통하여 상기 소오스/드레인 접합영역과 접속되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 콘택 형성방법을 도 1 의 선 a-a′따라 도시한 단면도이다.
먼저, 반도체기판(12)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한다.
다음, 상기 반도체기판(12) 상부에 패드산화막(도시않됨)을 증착하고, 상기 패드산화막 상부에 질화막(도시않됨)을 증착한다.
그 다음, 소자분리마스크를 이용하여 상기 질화막, 패드산화막 및 반도체기판(12)을 제거하여 트렌치(도시않됨)를 형성한다.
다음, 상기 트렌치를 형성하는 공정시 상기 트렌치의 식각면에 발생한 결점을 제거하기 위하여 상기 트렌치의 식각면에 제1열산화막(도시않됨)을 형성하였다가 습식식각방법으로 제거한다.
그 다음, 상기 트렌치의 식각면에 제2열산화막(도시않됨)을 형성하고, 전체표면 상부에 매립절연막을 형성하여 상기 트렌치를 매립한다.
다음, 상기 매립절연물을 화학기계적 연마(chemical mechanical polishing, 이하 CMP 라함) 방법으로 제거한다.
그 다음, 상기 질화막 및 패드산화막을 제거하여 소자분리절연막(14)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(도시않됨)을 형성하고, 그 상부에 게이트 전극(도시않됨)을 형성한다. 이때, 상기 게이트 전극은 폴리사이드 구조로 형성될 수 있고, 상기 게이트 전극의 상부에 마스크 절연막이 적층되어 있을 수도 있다.
그 다음, 상기 게이트 전극의 양쪽 반도체기판(12)에 저농도의 불순물을 주입하여 엘.디.디.(lightly doped drain, 이하 LDD 라 함) 구조의 소오스/드레인 접합영역(16)을 형성한 후, 상기 게이트 전극의 측벽에 절연막 스페이서(도시않됨)를 형성한다.
다음, 전체표면 상부에 층간절연막(18)을 형성하고, 그 상부에 상기 소오스/드레인 접합영역(16)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(20)을 형성한다.
그 다음, 상기 감광막 패턴(20)을 식각마스크로 사용하여 상기 층간절연막(18)을 식각하여 비트라인 콘택홀 및 저장전극 콘택홀을 형성한다. (도 3a참조)
다음, 상기 식각공정시 상기 반도체기판(12)에 생기 손상을 제거하기 위하여 산화공정을 실시한다.
그 후, 상기 감광막 패턴(20)을 식각마스크로 사용하여 상기 감광막 패턴(20)에 의해 노출되는 소오스/드레인 접합영역(16)을 소정 두께 식각한다. (도 3b참조)
다음, 상기 식각된 소오스/드레인 접합영역(16)에 상기 소오스/드레인 접합영역(16)에 주입된 불순물을 이온주입하여 상기 소오스/드레인 접합영역(16)이 깊게 형성되도록한다. 이는 콘택홀 형성공정시 얼라인 마진을 확보하여 미스얼라인이 발생해도 상기 소오스/드레인 접합영역(16)에 영향을 미치는 것을 방지한다. (도 3c참조)
그 다음, 상기 감광막 패턴(20)을 제거하고, 상기 비트라인 콘택홀 및 저장전극 콘택홀을 통하여 상기 소오스/드레인 접합영역(16)과 접속되는 비트라인 콘택플러그 및 저장전극 콘택플러그(24)를 형성한다. (도 3d참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택 형성방법은, 게이트 전극 및 소오스/드레인 접합영역이 구비된 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택홀 및 저장전극 콘택홀이 구비된 층간절연막을 형성한 다음, 상기 비트라인 콘택홀 및 저장전극 콘택홀에 의해 노출된 소오스/드레인 접합영역을 소정 두께 식각하고 상기 소오스/드레인 접합영역과 같은 종류의 불순물을 이온주입한 후, 상기 비트라인 콘택홀 및 저장전극 콘택홀을 통하여 상기 소오스/드레인 접합영역과 접속되는 비트라인 콘택플러그 및 저장전극 콘택플러그를 형성함으로써 고집적 DRAM에서 디자인룰이 줄어도 중첩정확도를 극복할 수 있고, 얼라인 마진을 확보하여 마스크공정을 용이하고 반도체소자의 고집적화를 가능하게 하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (1)
- 소자분리절연막과 게이트전극이 형성되어 있는 반도체기판 상부에 소오스/드레인 접합영역을 형성하는 제1임플란트공정과,상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 공정과,전체표면 상부에 층간절연막을 형성하는 공정과,콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 콘택홀을 형성하는 공정과,상기 콘택홀에 의해 노출되는 상기 반도체기판을 소정 두께 식각하는 공정과,상기 노출된 반도체기판에 상기 소오스/드레인 접합영역과 같은 불순물을 이온주입하여 접합영역을 깊게 형성하여 얼라인 마진을 확보하는 제2임플란트공정과,상기 콘택홀을 통하여 상기 소오스/드레인 접합영역과 접속되는 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059557A KR100304284B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059557A KR100304284B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000043207A KR20000043207A (ko) | 2000-07-15 |
| KR100304284B1 true KR100304284B1 (ko) | 2001-11-02 |
Family
ID=19566462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059557A KR100304284B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100304284B1 (ko) |
-
1998
- 1998-12-28 KR KR1019980059557A patent/KR100304284B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000043207A (ko) | 2000-07-15 |
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