KR20000043210A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 모스전계효과 트랜지스터가 구비되어 있는 반도체기판 상부에 비트라인 콘택패드와 코아산화막의 적층구조를 형성하고, 상기 적층구조의 측벽에 질화막 스페이서를 형성한 다음, 상기 코아산화막을 제거하고 상기 비트라인 콘택패드와 접속되는 비트라인을 형성함으로써 상기 모스전계효과 트랜지스터와 비트라인 사이에 절연막을 형성하지 않고 소자간의 절연을 가능하게 하고, 그로 인하여 반도체기판의 셀부와 주변회로부의 단차를 감소시키며 콘택 식각공정없이 비트라인을 형성하여 콘택식각공정에 의한 접합의 손상을 방지함으로써 접합 누설전류를 감소시키는 동시에 공정을 용이하게 하며, 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 비트라인 형성방법

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 비트라인 콘택플러그와 코아산화막 패턴의 측벽에 절연막 스페이서를 형성하고, 상기 코아산화막을 제거한 다음, 상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하여 좁은 면적내에서 인접층과의 공정 마진을 확보하고, 정션 누설전류가 적은 콘택을 형성하며, 그에 따른 반도체소자의 고집적화를 가능하게 하는 방법에 관한 것이다.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.

[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.

종래기술에 따른 반도체소자의 비트라인 형성방법에 관하여 살펴보면 다음과 같다.

먼저, 반도체기판의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막을 형성하고, 나머지 반도체기판에 게이트 절연막을 형성한 다음, 게이트 전극과 소오스/드레인영역을 구비하는 모스전계효과 트랜지스터를 형성한다.

그 다음, 전체표면 상부에 전표면에 층간절연막을 형성하고, 상기 반도체기판에서 콘택으로 예정되어 있는 부분상의 층간절연막을 제거하여 비트라인 콘택홀과 저장전극 콘택홀을 형성한다.

다음, 상기 비트라인 콘택홀과 저장전극 콘택홀을 매립하는 비트라인 콘택패드와 저장전극 콘택패드를 형성한다.

그 다음, 상기 비트라인 콘택패드 및 저장전극 콘택패드와 접속되는 비트라인과 저장전극을 형성한다.

상기와 같이 종래기술에 따른 반도체소자의 비트라인 형성방법은, 게이트 전극과 게이트 전극 사이의 간격이 계속 좁아지는 고집적화에 따라 그 사이에 콘택을 형성하기 위한 공정마진이 감소되어 콘택식각공정을 실시하기 어렵고, 콘택식각공정시 콘택의 정션이 심한 손상을 입는 등 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 모스전계효과 트랜지스터가 구비되어 있는 반도체기판 상부에 도전층과 코아산화막의 적층구조를 형성하고, 비트라인 콘택마스크를 식각마스크로 이용하여 상기 적층구조를 패터닝한 다음, 상기 적층구조 패턴의 측벽에 질화막 스페이서를 형성한 후, 상기 코아산화막을 제거하고 상기 비트라인 콘택패드와 접속되는 비트라인을 형성함으로써 콘택의 접합의 손상을 방지하여 누설전류를 감소시키고 공정을 단순하게 하며, 공정수율 및 소자동작의 신뢰성을 향상시켜 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 T형 셀의 레이아웃도.

도 2 내지 도 5 는 도 1의 선A-A'에 따른 공정순서도.

◈ 도면의 주요부분에 대한 부호의 설명

10 : 반도체기판 12 : 소자분리절연막

14 : 게이트 전극 16 : 마스크 절연막 패턴

18 : 소오스/드레인영역 20 : 제1절연막 스페이서

21 : 제2절연막 스페이서 22 : 비트라인 콘택패드

24 : 코아산화막 패턴 26 : 제3절연막 스페이서

28 : 비트라인

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트라인 형성방법은,

모스전계효과 트랜지스터가 구비되는 반도체기판 상부에 도전층과 코아절연막을 순차적으로 형성하는 공정과,

상기 코아절연막 상부에 비트라인 콘택으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 상기 코아절연막과 도전층을 패터닝하여 코아절연막 패턴과 비트라인 콘택패드를 형성하고, 상기 감광막 패턴을 제거하는 공정과,

상기 코아절연막 패턴과 비트라인 콘택패드의 식각면에 절연막 스페이서를 형성하는 공정과,

상기 코아절연막 패턴을 제거하는 공정과,

전체표면 상부에 상기 비트라인 콘택패드와 접속되는 비트라인을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1 은 본 발명에 따른 T형 셀의 레이아웃도이고, 도 2 내지 도 5 는 도 1의 선A-A'에 따른 단면도이다.

도 1 에 도시되어 있는 T형 셀의 레이아웃도에는 다수개의 게이트 전극(14)과, 상기 게이트 전극(14)의 사이에 소자분리영역과 소오스/드레인영역(18)이 구비되어 있다.

먼저, 반도체기판(10)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리절연막(12)을 형성하고, 전표면에 게이트 절연막(도시않됨)을 형성한다.

다음, 상기 게이트 절연막 상부에 마스크 절연막 패턴(16)이 적층되어 있는 게이트 전극(14)을 형성한다. 상기 마스크 절연막 패턴(16)은 산화막으로 형성하고, 상기 게이트 전극(14)은 텅스텐실리사이드막을 사용하는 폴리사이드구조로 형성한다.

그 다음, 상기 마스크 절연막 패턴(16)과 게이트 전극(14)의 양쪽 반도체기판(10)에 저농도 불순물을 이온주입하여 엘.디.디.(lightly doped drain, 이하 LDD 라 함)영역(18)을 형성한다.

다음, 전체표면 상부에 제1절연막(도시않됨)을 형성하고, 상기 제1절연막 상부에 상기 반도체기판(10)의 주변회로부를 노출시키는 제1감광막 패턴(도시않됨)을 형성한다.

그리고, 상기 제1감광막 패턴을 식각마스크로 상기 제1절연막을 전면식각하여 제1절연막 스페이서(20)를 형성한 다음, 상기 제1감광막 패턴을 제거한다.

다음, 상기 반도체기판(10)의 주변회로부에 고농도 불순물을 이온주입한다.

그 다음, 전체표면 상부에 제2절연막(도시않됨)을 형성하고 상기 제2절연막 상부에 상기 반도체기판(10)의 셀영역을 노출시키는 제2감광막 패턴(도시않됨)을 형성한다.

그리고, 상기 제2감광막 패턴을 식각마스크로 사용하여 상기 제2절연막과 제1절연막을 전면식각하여 상기 마스크 절연막 패턴(16)과 게이트 전극(14)의 측벽에 제2절연막 스페이서(21)와 제1절연막 스페이서(20)의 적층구조를 형성한다. (도 2참조)

다음, 전체표면 상부에 제1도전층(도시않됨)과 코아산화막(도시않됨)을 형성하고, 상기 코아산화막 상부에 비트라인 콘택패드로 예정되는 부분을 보호하는 제3감광막 패턴(도시않됨)을 형성한다.

그 다음, 상기 제3감광막 패턴을 식각마스크로 상기 제1도전층과 코아산화막을 식각하여 비트라인 콘택패드(22)와 코아산화막 패턴(24)의 적층구조를 형성한다. (도 3참조)

다음, 전체표면 상부에 제3절연막(도시않됨)을 형성한 후, 상기 제3절연막을 전면식각하여 상기 적층구조의 측벽 및 게이트 전극(14)과 마스크 절연막 패턴(16)의 측벽에 제3절연막 스페이서(26)를 형성한다.

그 다음, 상기 코아산화막 패턴(24)을 제거한다. (도 4참조)

그 후, 전체표면 상부에 제2도전층(도시않됨)을 형성하고, 상기 제2도전층 상부에 비트라인 및 저장전극 콘택으로 예정되는 부분을 노출시키는 제4감광막 패턴(도시않됨)을 형성한다. 이때, 상기 제2도전층은 후속 사진식각공정을 용이하게 하기 위해서 두껍게 형성한 다음, 전면식각하여 평탄화시킨다.

다음, 상기 제4감광막 패턴을 식각마스크로 상기 제2도전층을 식각하여 상기 비트라인 콘택패드(22)와 접속되는 비트라인(28)과 저장전극 콘택패드(도시않됨)를 형성한다. (도 5참조)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 고집적 소자의 비트라인 형성공정에서 모스전계효과 트랜지스터가 구비되어 있는 반도체기판 상부에 비트라인 콘택패드와 코아산화막의 적층구조를 형성하고, 상기 적층구조의 측벽에 질화막 스페이서를 형성한 다음, 상기 코아산화막을 제거하고 상기 비트라인 콘택패드와 접속되는 비트라인을 형성함으로써 상기 모스전계효과 트랜지스터와 비트라인 사이에 절연막을 형성하지 않고 소자간의 절연을 가능하게 하고, 그로 인하여 반도체기판의 셀부와 주변회로부의 단차를 감소시키고, 콘택 식각공정없이 비트라인을 형성하여 콘택식각공정에 의한 접합의 손상을 방지함으로써 접합 누설전류를 감소시키는 동시에 공정을 용이하게 하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (4)

1. 모스전계효과 트랜지스터가 구비되는 반도체기판 상부에 도전층과 코아절연막을 순차적으로 형성하는 공정과,

   상기 코아절연막 상부에 비트라인 콘택으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 상기 코아절연막과 도전층을 패터닝하여 코아절연막 패턴과 비트라인 콘택패드를 형성하고, 상기 감광막 패턴을 제거하는 공정과,

   상기 코아절연막 패턴과 비트라인 콘택패드의 식각면에 절연막 스페이서를 형성하는 공정과,

   상기 코아절연막 패턴을 제거하는 공정과,

   전체표면 상부에 상기 비트라인 콘택패드와 접속되는 비트라인을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
2. 제 1 항에 있어서,

   상기 코아절연막은 습식식각비가 높은 O₃-PSG으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
3. 제 1 항에 있어서,

   상기 절연막 스페이서는 상기 코아절연막과 식각선택비 차이를 갖는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
4. 제 1 항에 있어서,

   상기 비트라인은 텅스텐 실리사이드막을 사용하는 폴리사이드구조인 것을 특징으로 하는 반도체소자의 비트라인 형성방법.