KR20000003596A - 반도체소자의 콘택 제조방법 - Google Patents

반도체소자의 콘택 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택 제조방법에 관한 것으로, 마스크 절연막 패턴이 적층되어 있는 구조의 게이트 전극 상부에 식각방지용 절연막 패턴을 형성하여 셀부의 게이트 전극의 양측벽에 스페이서 형성시 상기 게이트 전극이 식각되는 것을 방지함으로써 반도체 소자가 고집적화됨에 따른 게이트 전극 사이의 스페이스 마진 부족을 해결하여 후속으로 형성되는 콘택 플러그가 반도체기판과 접촉되는 면적을 확보하고, 정션 누설전류를 감소시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 콘택 제조방법
본 발명은 반도체소자의 콘택 제조방법에 관한 것으로, 특히 고집적 소자의 제조 공정시 반도체기판 셀부의 게이트 전극 사이에 콘택 플러그를 형성하는 경우 상기 게이트 전극의 상부에 식각방지용 절연막 패턴을 형성한 다음, 상기 게이트 전극의 양측에 절연막 스페이서를 형성하고, 콘택 플러그를 형성함으로써 상기 콘택 플러그와 반도체기판과의 접촉저항을 감소시키고, 인접층과의 공정 마진을 확보하여 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 콘택 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체소자의 콘택 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(도시않됨)을 형성하고, 나머지 반도체기판(11)에 게이트 산화막(13)과 제1도전층(15) 및 마스크 절연막(17)을 순차적으로 형성한 후, 게이트전극 패턴닝 마스크를 사용하여 마스크 절연막과 제1도전층(15)을 순차적으로 식각하여 게이트전극과 그 상부에 적층되어 있는 마스크 절연막(17) 패턴을 형성한다.
그 다음, 상기 구조 상부에 제1절연막(19)을 형성한다. (도 1a참조)
그 후, 상기 제1절연막(19) 상부에 상기 반도체기판(11)의 주변회로부(Ⅱ)를 노출시키는 제1감광막 패턴(도시않됨)을 형성한 다음, 상기 주변회로부(Ⅱ) 상의 제1절연막(19)을 전면식각하여 상기 제1도전층(15) 패턴과 마스크 절연막(17) 패턴의 양측벽에 제1절연막(19) 스페이서를 형성한다.
그리고, 상기 주변회로부(Ⅱ)의 게이트 전극 양측의 반도체기판(11)에 이온주입공정을 실시하여 소오스/드레인 영역(25a)을 형성하고, 상기 감광막 패턴을 제거한다. (도 1b참조)
다음, 상기 구조 상부에 제2절연막(21)을 형성한다. (도 1c참조)
그 다음, 상기 구조 상부에 상기 반도체기판(11)의 셀부(Ⅰ)를 노출시키는 제2감광막 패턴(도시않됨)을 형성하고, 상기 제2감광막 패턴을 식각마스크로 사용하여 상기 셀부(Ⅰ)의 제2절연막(21) 및 제1절연막(19)을 전면식각하여 상기 게이트 전극과 마스크 절연막(17) 패턴의 양측벽에 제1절연막(19) 스페이서와 제2절연막(21) 스페이서를 형성한다.
그리고, 상기 반도체기판(12)의 셀부(Ⅰ)에 이온주입공정을 실시하여 소오스/드레인 영역(25b)을 형성한다.
다음, 상기 제2감광막 패턴을 제거하고, 상기 구조 상부에 제2도전층(23)을 형성한다.
그리고, 콘택 마스크를 사용하여 상기 제2도전층(23)을 식각하여 상기 반도체기판(11)의 셀부(Ⅰ)의 소오스/드레인 영역(25b)과 접촉되는 제2도전층(23) 콘택 플러그를 형성한다. (도 1d참조)
상기와 같이 종래기술에 따른 반도체소자의 콘택 제조방법은, 반도체소자가 고집적화됨에따라 게이트 전극 사이이 간격이 좁아져서 콘택을 형성하기 위한 공정마진이 감소되고, 콘택 형성후 인접한 게이트 전극과의 접촉을 방지하기 위하여 게이트 전극의 양측벽에 2중 절연막 스페이서를 형성함으로써 게이트 전극 사이의 간격이 계속 좁아져서 그 사이에 콘택을 형성하기 위한 공정마진이 감소되고, 콘택 형성후 콘택과 인접한 게이트 전극과의 접촉을 방지하기 위하여 콘택 안에 절연 스페이서를 형성해야 하지만 콘택이 너무 좁아서 절연스페이서가 형성될 여유가 없으며, 상기 절연 스페이서 형성시 콘택의 정션이 심한 손상을 입는 등 공정수율 및 소자동작의 신뢰성을 떨어드리는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 마스크 절연막이 적층되어 있는 게이트 전극의 상부에 식각방지 절연막을 형성한 다음, 상기 게이트 전극의 양측벽에 스페이서를 형성함으로써 반도체기판의 좁은 면적 내에서 형성되는 콘택과 인접한 게이트 전극과의 접촉을 방지하고, 정션 누설전류를 감소시키며, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 콘택 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 콘택 제조방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 콘택 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명>
11, 12 : 반도체기판 13, 14 : 게이트 절연막
15, 16 : 제1도전층 17, 18 : 마스크 절연막
19, 22 : 제1절연막 20 : 식각방지막
21, 24 : 제2절연막 23, 26 : 제2도전층 패턴
25a, 28a : 주변회부의 소오스/드레인 영역
25b, 28b : 셀부의 소오스/드레인 영역
Ⅰ : 셀부 Ⅱ : 주변회로부
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택 제조방법은,
반도체기판 상부에 마스크 절연막 및 식각방지 절연막이 적층되어 있는 구조의 게이트 전극을 형성하는 공정과,
상기 구조 전면에 제1절연막을 형성하는 공정과,
상기 반도체기판의 주변회로부의 게이트 전극과 마스크 절연막 및 식각방지 절연막의 양측벽에 제1절연막 스페이서를 형성하는 공정과,
상기 주변회로부의 게이트 전극 양측의 반도체기판에 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 공정과,
상기 구조 전면에 상기 제1절연막 및 식각방지 절연막 패턴보다 식각선택비가 큰 제2절연막을 형성하는 공정과,
상기 반도체기판의 셀부의 게이트 전극과 마스크 절연막 및 식각방지 절연막의 양측벽에 제1절연막 스페이서와 제2절연막 스페이서의 적층구조를 형성하는 공정과,
상기 제2절연막 스페이서를 제거하는 공정과,
상기 셀부의 게이트 전극 양측의 반도체기판에 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 공정과,
상기 셀부의 소오스/드레인 영역과 접촉되는 도전층 콘택 플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 콘택 제조방법을 도시한 단면도이다.
먼저, 반도체기판(12)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(12)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(도시않됨)을 형성한다.
다음, 전표면에 게이트 산화막(14)과 제1도전층(16), 마스크 절연막(18) 및 식각방지 절연막(20)을 순차적으로 형성한 후, 게이트 전극 패턴닝 마스크(도시않됨)를 사용하여 식각방지 절연막(20)과 마스크 절연막(18)과 제1도전층(16)을 순차적으로 식각하여 제1도전층(16) 패턴과 마스크 절연막(18) 패턴 및 식각방지 절연막(20) 패턴으로 형성된 게이트 전극과 그 상부에 적층되어 있는 마스크 절연막(18) 패턴 및 식각방지 절연막(20) 패턴을 형성한다. 이때, 상기 제1도전층(16)은 다결정실리콘을 사용하거나 다결정실리콘 상부에 텅스텐 실리사이드막이 적층된 구조를 사용하고, 상기 식각방지 절연막(20)은 습식식각공정시 실리콘 산화막보다 식각이 덜 되는 실리콘 질화막을 사용한다. 또한, 상기 식각방지 절연막(20) 상부에 반사방지막(도시않됨)을 형성할 수 있다.
그 다음, 상기 구조의 전 표면에 제1절연막(22)을 실리콘 질화막을 사용하여 형성하고, 상기 반도체기판(12)의 주변회로부(Ⅱ)를 노출시키는 제1감광막 패턴(도시않됨)을 형성한다.
다음, 상기 제1감광막 패턴을 식각 마스크로 사용하여 상기 주변회로부(Ⅱ)의 제1절연막(22)을 전면식각하여 상기 주변회로부(Ⅱ)의 게이트 전극의 양측벽에 제1절연막(22) 스페이서를 형성한다.
그 후, 상기 게이트 전극 양측의 반도체기판(12)에 이온주입공정을 실시하여 소오스/드레인 영역(28a)을 형성하고, 상기 제1감광막 패턴을 제거한다.
그리고, 상기 구조 전 표면에 상기 식각방지 절연막(20) 패턴 및 제1절연막(22)보다 식각선택비가 큰 제2절연막(24)을 실리콘 산화막을 사용하여 형성한다. (도 2b참조)
다음, 상기 반도체기판(12)의 셀부(Ⅰ)를 노출시키는 제2감광막 패턴(도시않됨)을 형성한다.
그 다음, 상기 제2감광막 패턴을 식각마스크로 사용하여 상기 제2절연막(24) 및 제1절연막(22) 전면식각하여 상기 게이트 전극의 양측벽에 제1절연막(22) 스페이서 및 제2절연막(24) 스페이서를 형성한다. (도 2c참조)
그 후, 상기 제2절연막(24) 스페이서를 건식 또는 습식식각방법으로 등방성식각을 실시하여 제거한다. 여기서, 상기 식각공정시 상기 식각방지 절연막(20) 때문에 상기 마스크 절연막(18)은 손상되지 않는다.
그리고, 상기 게이트 전극 양측의 반도체기판(12)에 이온주입공정을 실시하여 소오스/드레인 영역(28b)을 형성한다.
다음, 상기 제2감광막 패턴을 제거한다. (도 2d참조)
그 다음, 상기 구조 상부에 제2도전층(26)을 형성하고, 그 상부에 콘택플러그로 예정되는 부분의 제2도전층(26)을 보호하는 제3감광막 패턴(도시않됨)을 형성한다.
그리고, 상기 제3감광막 패턴을 식각마스크로 사용하여 상기 제2도전층(26)을 제거함으로써 상기 반도체기판(12) 셀부(Ⅰ)의 소오스/드레인 영역(28b)에 접촉하는 콘택 플러그를 형성하고, 상기 제3감광막 패턴을 제거한다. (도 2e참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 제조방법은, 마스크 절연막 패턴이 적층되어 있는 구조의 게이트 전극 상부에 식각방지용 절연막을 형성하여 셀부의 게이트 전극의 양측벽에 스페이서형성시 상기 게이트 전극이 식각되는 것을 방지함으로써 반도체 소자가 고집적화됨에 따른 게이트 전극 사이의 스페이스 마진 부족을 해결하고, 후속으로 형성되는 콘택 플러그가 반도체기판과 접촉되는 면적을 확보하여 정션 누설전류를 감소시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (7)

  1. 반도체기판 상부의 게이트 전극 상부에 마스크 절연막과 식각방지 절연막 패턴을 형성하는 공정과,
    상기 구조 전면에 제1절연막을 형성하는 공정과,
    상기 반도체기판의 주변회로부의 게이트 전극과 마스크 절연막 및 식각방지 절연막의 양측벽에 제1절연막 스페이서를 형성하는 공정과,
    상기 주변회로부의 게이트 전극 양측의 반도체기판에 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 공정과,
    상기 구조 전면에 상기 제1절연막 및 식각방지 절연막 패턴보다 식각선택비가 큰 제2절연막을 형성하는 공정과,
    상기 반도체기판의 셀부의 게이트 전극과 마스크 절연막 및 식각방지 절연막의 양측벽에 제1절연막 스페이서와 제2절연막 스페이서의 적층구조를 형성하는 공정과,
    상기 제2절연막 스페이서를 제거하는 공정과,
    상기 셀부의 게이트 전극 양측의 반도체기판에 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 공정과,
    상기 셀부의 소오스/드레인 영역과 접촉되는 도전층 콘택 플러그를 형성하는 공정을 포함하는 반도체소자의 콘택 제조방법.
  2. 제 1 항에 있어서,
    상기 식각방지 절연막은 상기 제2절연막 스페이서보다 식각선택비가 작은 물질을 사용하는 것을 특징으로하는 반도체소자의 콘택 제조방법.
  3. 제 1 항에 있어서,
    상기 식각방지 절연막은 실리콘 질화막 또는 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  4. 제 1 항에 있어서,
    상기 제1절연막 스페이서는 실리콘 질화막으로 형성하고, 상기 제2절연막 스페이서는 실리콘 산화막으로 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  5. 제 1 항에 있어서,
    상기 제2절연막 스페이서는 건식 또는 습식 식각방법으로 등방성식각하여 제거하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 다결정실리콘 또는 다결정실리콘 상부에 텅스텐 실리사이드가 적층되어 있는 구조로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  7. 제 1 항에 있어서,
    상기 식각방지 절연막 상부에 반사방지막을 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
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* Cited by examiner, † Cited by third party
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KR100418090B1 (ko) * 2001-06-28 2004-02-11 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100422519B1 (ko) * 2001-06-30 2004-03-12 주식회사 하이닉스반도체 반도체 소자 제조방법

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