KR20000003597A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상부에 게이트 절연막, 게이트 전극용 도전층, 마스크 절연막을 순차적으로 형성한 다음, 상기 마스크 절연막을 게이트 전극보다 작게 패터닝한 후, 상기 마스크 절연막 패턴의 양쪽 가장자리에 제1절연막 스페이서를 형성하고, 상기 마스크 절연막 패턴과 제1절연막 스페이서를 식각마스크로 사용하여 게이트 전극 패터닝을 실시한 다음, 상기 게이트 전극의 양측벽에 제2절연막 스페이서를 형성하여 상기 게이트 전극과 후속공정으로 형성되는 도전층과의 접촉마진을 확보함으로써 게이트 전극 패터닝공정후 세정공정시 마스크 절연막이 식각되어 게이트 전극과 후속공정으로 형성되는 도전층이 접촉되는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 게이트 전극 패터닝공정후, 게이트 전극 상부의 마스크 절연막의 양쪽 가장자리에 제1절연막 스페이서를 형성한 다음, 상기 게이트 전극과 제1절연막 스페이서의 양측벽에 제2절연막 스페이서를 형성함으로써 후속 공정시 게이트 전극과 인접한 소자와 단락되는 것을 방지하여 공정 마진을 확보하여 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 및 도 1b 는 종래 기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(도시않됨)을 형성하고, 나머지 반도체기판(11)에 게이트 절연막(13)과 제1도전층(15) 및 마스크 절연막(17)을 순차적으로 형성한 후, 게이트 전극 패턴닝 마스크를 사용하여 마스크 절연막과 제1도전층(15)을 순차적으로 식각하여 게이트 전극과 그 상부에 적층되어 있는 마스크 절연막(17) 패턴을 형성한다. 여기서, 상기 제1도전층(15)은 다결정실리콘 상부에 텅스텐 실리사이드가 적층되어 있다.
그 후, 세정공정을 실시하는데 상기 마스크 절연막(17) 패턴의 양쪽 가장자리가 소정두께 식각되어 두께가 얇아진다.
그 다음, 상기 구조 상부에 절연막(19)을 형성하고, 전면식각공정을 실시하여 상기 게이트 전극과 마스크 절연막(17) 패턴의 양측벽에 절연막(19) 스페이서를 형성한다. (도 1a참조)
그 후, 상기 게이트 전극 양측의 반도체기판(11)에 이온주입공정을 실시하여 소오스/드레인 영역(도시않됨)을 형성한다.
다음, 상기 구조의 표면을 세정하는 공정을 실시한다. 이때, 상기 절연막(19) 스페이서가 식각되어 두께가 얇게 된다.
그 다음, 상기 구조 상부에 제2도전층(21)을 형성한다. (도 1b참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 게이트 전극 패터닝공정후 세정공정시 게이트 전극 상부의 마스크 절연막이 소정 두께 식각되고, 후속공정에서 도전층 형성공정전에 세정공정을 실시하는 경우에는 게이트 전극의 측벽에 형성되어 있는 절연막 스페이서가 식각되어 게이트 전극과 상기 도전층의 거리가 매우 가까워져 서로 접촉되어 소자의 특성 및 신뢰성을 악화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 마스크 절연막 패턴을 형성한 다음, 상기 마스크 절연막 패턴의 양측벽에 제1절연막 스페이서를 형성하고, 상기 마스크 절연막 패턴과 게이트 전극의 양측벽에 제2절연막 스페이서를 형성한 다음, 도전층을 형성함으로써 상기 게이트 전극과 도전층의 마진을 확보하여 서로 접촉되는 것을 방지하고, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명>
11, 12 : 반도체기판 13, 14 : 게이트 절연막
15, 16 : 제1도전층 17, 18 : 마스크 절연막
19, 22 : 제1절연막 20 : 감광막 패턴
21, 26 : 제2도전층 24 : 제2절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트 절연막, 게이트 전극용 제1도전층 및 마스크 절연막을 순차적으로 형성하는 공정과,
상기 마스크 절연막 상부에 게이트 전극으로 예정되는 크기 보다 작은 크기를 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용한 식각공정으로 마스크 절연막 패턴을 형성하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 마스크 절연막 패턴의 양측벽에 상기 마스크 절연막 보다 식각선택비가 작은 제1절연막 스페이서를 형성하는 공정과,
상기 제1절연막 스페이서와 마스크 절연막을 식각마스크로 상기 제1도전층을 식각하여 게이트 전극을 형성하는 공정과,
상기 제1절연막 스페이서와 게이트 전극의 양측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 게이트 전극의 양쪽 반도체기판에 소오스/드레인 영역을 형성하는 공정과,
상기 구조 상부에 제2도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(12)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(12)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(도시않됨)을 형성한다.
다음, 전표면에 게이트 절연막(14)과 제1도전층(16) 및 마스크 절연막(18)을 순차적으로 형성한 후, 상기 마스크 절연막(18) 상부에 게이트 전극으로 예정되는 부분보다 좁은 부분을 보호하는 감광막 패턴(20)을 형성한다. 이때, 상기 제1도전층(16)은 다결정실리콘을 사용하거나 다결정실리콘 상부에 텅스텐 실리사이드막이 적층된 구조를 사용하고, 상기 마스크 절연막(18)은 실리콘 질화막 또는 실리콘 산화막을 사용하여 형성한다. 또한, 상기 마스크 절연막(18) 상부에 반사방지막(도시않됨)을 형성할 수 있다. (도 2a참조)
그 다음, 상기 감광막 패턴(20)을 식각마스크로 사용하여 상기 마스크 절연막(18)을 패터닝한다.
그 후, 상기 감광막 패턴(20)을 제거하고 습식방법으로 세정공정을 실시한다. 이때, 상기 마스크 절연막(18) 패턴 또는 반사방지막이 소정 두께 식각된다.
그리고, 상기 구조 전면에 제1절연막(22)을 상기 마스크 절연막(18) 패턴보다 식각선택비가 작은 실리콘 질화막을 사용하여 형성한 다음, 전면식각공정을 실시하여 상기 마스크 절연막(18) 패턴의 양측벽에 제1절연막(22) 스페이서를 형성한다. (도 2b참조)
다음, 상기 마스크 절연막(18) 패턴 및 제1절연막(22) 스페이서를 식각마스크로 사용하여 상기 제1도전층(16)과 게이트 절연막(14)을 패터닝하여 게이트 전극을 형성한다. (도 2c참조)
그 후, 상기 구조 전면에 제2절연막(24)을 실리콘 산화막을 사용하여 형성한 다음, 전면식각공정을 실시하여 상기 게이트 전극 및 제1절연막(22) 스페이서의 양측벽에 제2절연막(24) 스페이서를 형성한다. (도 2d참조)
그 다음, 상기 게이트 전극 양측의 반도체기판(12)에 이온주입공정을 실시하여 소오스/드레인 영역(도시않됨)을 형성한다.
다음, 상기 구조 상부에 제2도전층(26)을 형성한다. (도 2e참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판 상부에 게이트 절연막, 게이트 전극용 도전층, 마스크 절연막을 순차적으로 형성한 다음, 상기 마스크 절연막을 게이트 전극보다 작게 패터닝한 후, 상기 마스크 절연막 패턴의 양쪽 가장자리에 제1절연막 스페이서를 형성하고, 상기 마스크 절연막 패턴과 제1절연막 스페이서를 식각마스크로 사용하여 게이트 전극 패터닝을 실시한 다음, 상기 게이트 전극의 양측벽에 제2절연막 스페이서를 형성하여 상기 게이트 전극과 후속공정으로 형성되는 도전층과의 접촉마진을 확보함으로써 게이트 전극 패터닝공정후 세정공정시 마스크 절연막이 식각되어 게이트 전극과 후속공정으로 형성되는 도전층이 접촉되는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (6)
- 반도체기판 상부에 게이트 절연막, 게이트 전극용 제1도전층 및 마스크 절연막을 순차적으로 형성하는 공정과,상기 마스크 절연막 상부에 게이트 전극으로 예정되는 크기 보다 작은 크기를 보호하는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 사용한 식각공정으로 마스크 절연막 패턴을 형성하는 공정과,상기 감광막 패턴을 제거하는 공정과,상기 마스크 절연막 패턴의 양측벽에 상기 마스크 절연막 보다 식각선택비가 작은 제1절연막 스페이서를 형성하는 공정과,상기 제1절연막 스페이서와 마스크 절연막을 식각마스크로 상기 제1도전층을 식각하여 게이트 전극을 형성하는 공정과,상기 제1절연막 스페이서와 게이트 전극의 양측벽에 제2절연막 스페이서를 형성하는 공정과,상기 게이트 전극의 양쪽 반도체기판에 소오스/드레인 영역을 형성하는 공정과,상기 구조 상부에 제2도전층을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1도전층은 다결정실리콘 상부에 텅스텐 실리사이드가 적층되어 있는 구조로 형성되어 있는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 마스크 절연막 상부에 반사방지막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 마스크 절연막은 실리콘 질화막이나 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2절연막 스페이서는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR20150073222A (ko) * | 2005-08-12 | 2015-06-30 | 캄브리오스 테크놀로지즈 코포레이션 | 나노와이어 기반의 투명 도전체 |
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| KR20150073222A (ko) * | 2005-08-12 | 2015-06-30 | 캄브리오스 테크놀로지즈 코포레이션 | 나노와이어 기반의 투명 도전체 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |