KR20000027790A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 모스전계효과 트랜지스터와 반사방지막이 적층되어 있는 비트라인이 형성되어 있는 반도체기판 상부에 층간절연막을 형성한 다음, 상기 반도체기판의 셀부에서 저장전극 콘택으로 예정되는 부분과 단차가 낮은 주변회로부의 비트라인 상에서 금속배선 콘택으로 예정되는 부분의 층간절연막 및 반사방지막을 동시에 식각하여 저장전극 콘택홀을 형성하고, 상기 비트라인 상부의 반사방지막을 제거함으로써 후속 금속배선 콘택홀을 형성하기 위한 식각공정시 단차가 낮은 주변회로부에서 식각정지현상이 발생하는 것을 방지하고, 과도식각에 의한 소자접합의 손상을 방지하여 접합 누설전류를 감소시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 저장전극 콘택홀의 형성공정시 단차가 낮은 주변회로부에 형성된 비트라인 상부에 반사방지막을 제거함으로써 후속 금속배선 콘택 공정을 용이하게 하여 그에 따른 반도체소자의 신뢰성을 향상시키는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀부(Ⅰ)와 주변회로부(Ⅱ)로 구분되는 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시되지 않음)을 형성하고, 나머지 반도체기판(11)에 게이트 절연막(13)을 형성한 다음, 게이트 전극(15)과 마스크 절연막(17)의 적층구조를 형성한 후, 상기 적층구조 양측의 반도체기판(11)에 엘.디.디.(lightly doped drain : LDD) 영역이 되는 저농도 불순물층(도시되지 않음)을 형성한 후, 상기 전체표면에 절연막을 증착하고, 전면식각을 실시하여 상기 적층구조의 측면에 절연막 제1스페이서(19)를 형성한다.
그 후, 상기 제1절연막 스페이서(19) 양측의 반도체기판(11)에 고농도 불순물영역(도시되지 않음)을 형성한다.
다음, 전체표면 상부에 비트라인으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 제1층간절연막(21)을 형성하고, 상기 비트라인 콘택홀의 측벽에 제2절연막 스페이서(23)를 형성한다.
그 다음, 전체표면 상부에 비트라인용 도전층(25)과 반사방지막(27)을 적층하고, 비트라인 마스크(도시되지 않음)를 이용한 식각공정으로 비트라인을 형성한다.
그 후, 전체표면 상부에 제2층간절연막(29)을 형성하고, 상기 반도체기판(11)의 셀부(Ⅰ)에서 저장전극으로 예정되는 부분을 노출시키는 저장전극 콘택마스크(도시되지 않음)를 이용한 식각공정으로 저장전극 콘택홀(도시되지 않음)을 형성한다.
그리고, 상기 저장전극 콘택홀의 측벽에 제3절연막 스페이서(31)를 형성하고, 전체표면 상부에 저장전극용 도전층(도시되지 않음)을 형성한 다음, 저장전극 마스크(도시되지 않음)를 이용한 식각공정으로 저장전극(33)을 형성한다. 그 후, 상기 저장전극 상부에 유전막(도시되지 않음) 및 플레이트 전극(도시되지 않음)을 형성하여 캐패시터를 완성한다.
그 다음, 전체표면 상부에 제3층간절연막(35)을 형성한 후, 금속배선 콘택마스크를 이용한 식각공정으로 금속배선 콘택홀을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 소자가 고집적화되어감에 따라 셀부과 주변회로부 사이에 단차가 증가하여 금속배선 콘택을 형성하기 위한 식각공정시 단차가 낮은 주변회로부 상에 형성되어 있는 비트라인 상부의 반사방지막이 식각되지 않아 금속배선 콘택홀이 ⓐ 부분과 같이 완전히 오픈(open)되지 않기 때문에 공정수율 및 소자동작의 신뢰성을 떨어드리는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극 콘택홀을 형성하는 동시에 단차가 낮은 주변회로부 상의 금속배선 콘택홀을 형성함으로써 단차가 낮은 주변회로부에 위치하는 금속배선 콘택홀 형성시 비트라인 상부의 반사방지막에 의한 식각정지 현상을 방지하여 후속공정을 용이하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 12 : 반도체기판 13, 14 : 게이트 절연막
15, 16 : 게이트 전극 17, 18 : 마스크 절연막
19, 20 : 제1절연막 스페이서 21, 22 : 제1층간절연막
23, 24 : 제2절연막 스페이서 25, 26 : 비트라인용 도전층
27, 28 : 반사방지막 29, 30 : 제2층간절연막
31, 32 : 제3절연막 스페이서 33, 34 : 저장전극
35, 36 : 제3층간절연막 40 : 저장전극 콘택홀
50 : 금속배선 콘택홀
Ⅰ : 셀부 Ⅱ : 주변회로부
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
모스전계효과 트랜지스터 및 반사방지막이 적층된 비트라인이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 상기 반도체기판의 셀부에서 저장전극 콘택으로 예정되는 부분을 노출시키는 동시에 주변회로부 상의 비트라인에서 금속배선 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용한 식각공정으로 저장전극 콘택홀을 형성하는 동시에 상기 비트라인 상부의 반사방지막을 제거하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 저장전극 콘택홀을 매립하여 상기 반도체기판과 접촉되는 저장전극을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막을 금속배선 콘택마스크를 식각마스크로 식각하여 금속배선 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀부(Ⅰ)와 주변회로부(Ⅱ)로 구분되는 반도체기판(12)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(12)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시되지 않음)을 형성하고, 나머지 반도체기판(12)에 게이트 절연막(14)을 형성한 다음, 게이트 전극(16)과 마스크 절연막(18)의 적층구조를 형성한 후, 상기 적층구조 양측의 반도체기판(12)에 엘.디.디.(lightly doped drain : LDD) 영역이 되는 저농도 불순물층(도시되지 않음)을 형성한 후, 상기 전체표면에 절연막을 증착하고, 전면식각을 실시하여 상기 적층구조의 측면에 제1절연막 스페이서(20)를 형성한다.
그 후, 상기 제1절연막 스페이서(20) 양측의 반도체기판(12)에 고농도 불순물영역(도시않됨)을 형성한다.
다음, 전체표면 상부에 비트라인으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 제1층간절연막(22)을 형성하고, 상기 비트라인 콘택홀의 측벽에 제2절연막 스페이서(24)를 형성한다. 상기 제1층간절연막(22)은 스텝커버리지가 우수한 비.피.에스.지.(borophospho silicate glass, 이하 BPSG 라 함)를 사용한다.
그 다음, 전체표면 상부에 비트라인용 도전층(26)을 형성하고, 상기 비트라인용 도전층(26) 상부에 산화질화막(oxy-nitride layer), 산화막 또는 질화막 등을 사용하여 반사방지막(28)을 적층한 다음, 비트라인 마스크(도시되지 않음)를 이용한 식각공정으로 비트라인을 형성한다.
그 후, 전체표면 상부에 BPSG 를 사용하여 제2층간절연막(30)을 형성하고, 상기 반도체기판(12)의 셀부(Ⅰ)에 저장전극 콘택으로 예정되는 부분을 노출시키는 동시에 단차가 낮은 주변회로부(Ⅱ)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크(도시되지 않음)를 형성한다. 여기서, 상기 반도체기판(12)의 셀부(Ⅰ)와 주변회로부(Ⅱ)는 2500 ∼ 3500Å 두께의 단차를 갖는다.
다음, 상기 저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막(30) 및 제1층간절연막(22)을 식각하여 저장전극 콘택홀(40)을 형성하는 동시에 상기 반도체기판(12) 주변회로부(Ⅱ) 상의 비트라인 상부에 형성되어 있는 반사방지막(28)을 제거한다. 이때, 상기 제2, 제1층간절연막(30, 22)을 형성하는 BPSG와 상기 비트라인 상부의 반사방지막(28)인 산질화막의 식각선택비는 4 : 1 ∼ 5 : 1 이다. (도 2a참조)
그 다음, 상기 저장전극 콘택홀의 측벽에 제3절연막 스페이서(32)를 형성하고, 전체표면 상부에 저장전극용 도전층을 형성한 다음, 저장전극 마스크를 이용한 식각공정으로 저장전극(34)을 형성한다. 그 후, 상기 저장전극 상부에 유전막(도시되지 않음) 및 플레이트 전극(도시되지 않음)을 형성하여 캐패시터를 완성한다.
다음, 전체표면 상부에 제3층간절연막(36)을 형성한 후, 금속배선 콘택마스크(도시되지 않음)를 이용한 식각공정으로 금속배선 콘택홀(50)을 형성한다. (도 2b, 도 2c참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 모스전계효과 트랜지스터와 반사방지막이 적층되어 있는 비트라인이 형성되어 있는 반도체기판 상부에 층간절연막을 형성한 다음, 상기 반도체기판의 셀부에서 저장전극 콘택으로 예정되는 부분과 단차가 낮은 주변회로부의 비트라인 상에서 금속배선 콘택으로 예정되는 부분의 층간절연막 및 반사방지막을 동시에 식각하여 저장전극 콘택홀을 형성하고, 상기 비트라인 상부의 반사방지막을 제거함으로써 후속 금속배선 콘택홀을 형성하기 위한 식각공정시 단차가 낮은 주변회로부에서 식각정지현상이 발생하는 것을 방지하고, 과도식각에 의한 소자접합의 손상을 방지하여 접합 누설전류를 감소시켜 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (1)

  1. 모스전계효과 트랜지스터 및 반사방지막이 적층된 비트라인이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 상기 반도체기판의 셀부에서 저장전극 콘택으로 예정되는 부분을 노출시키는 동시에 주변회로부 상의 비트라인에서 금속배선 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용한 식각공정으로 저장전극 콘택홀을 형성하는 동시에 상기 비트라인 상부의 반사방지막을 제거하는 공정과,
    상기 감광막 패턴을 제거하는 공정과,
    상기 저장전극 콘택홀을 매립하여 상기 반도체기판과 접촉되는 저장전극을 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막을 금속배선 콘택마스크를 식각마스크로 식각하여 금속배선 콘택홀을 형성하는 공정을 포함하는 반도체소자의 제조방법.
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