KR20030058573A - 반도체소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 76
- 239000010410 layer Substances 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 43
- 230000002093 peripheral effect Effects 0.000 claims abstract description 31
- 238000010438 heat treatment Methods 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract description 12
- 239000010409 thin film Substances 0.000 abstract description 4
- 239000003989 dielectric material Substances 0.000 abstract 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000010408 film Substances 0.000 description 106
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 230000004888 barrier function Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 셀영역과 주변회로영역에서 각각 다른 종류의 층간절연막을 사용하되, 상기 주변회로영역에 형성되는 층간절연막은 식각선택비가 비슷한 박막을 사용함으로써 비트라인의 프로파일(profile)을 개선하여 열처리공정에 의한 스트레스(stress) 및 콘택 저항을 감소시켜 소자의 동작 특성 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 셀영역과 주변회로영역에 각각 다른 종류의 층간절연막을 적용하여 주변회로영역의 트랜지스터가 열처리공정에 손상되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정단면도이다.
먼저, 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)으로 구성되는 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다.
그 다음, 상기 마스크절연막 상부에 게이트전극으로 예정되는 부분을 보호하는 제1감광막패턴(19)을 형성한다.
다음, 상기 제1감광막패턴(19)을 식각마스크로 상기 적층구조를 식각하여 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴을 형성한다. (도 1a 참조)
그 다음, 상기 제1감광막패턴(19)을 제거한다.
다음, 전체표면 상부에 제1절연막(21)과 제2절연막(23)을 순차적으로 형성한다. 이때, 상기 제1절연막(21)은 질화막으로 형성되고, 상기 제2절연막(23)은 산화막으로 형성된다.
그 다음, 상기 제2절연막(23) 상부에 상기 주변회로영역(Ⅱ)을 노출시키는 제2감광막패턴(25)을 형성한다.
다음, 상기 제2감광막패턴(25)을 식각마스크로 상기 제2절연막(23)과 제1절연막(21)을 식각하여 상기 마스크절연막패턴(17)과 게이트전극(15) 측벽에 제2절연막 스페이서(24)와 제1절연막 스페이서(22)의 적층구조를 형성한다.
그 다음, 상기 제2절연막 스페이서(24) 양측 반도체기판(11)에 불순물을 이온주입하여 소오스/드레인영역(26)을 형성한다. (도 1b 참조)
그 다음, 상기 제2감광막패턴(25)을 제거한다.
다음, 상기 셀영역(Ⅰ)을 노출시키는 식각마스크를 이용하여 상기 제2절연막(23)을 제거한다. 이는 후속공정에서 상기 게이트전극(15) 간에 제1층간절연막(27)의 매립 특성을 향상시키기 위함이다.
다음, 전체표면 상부에 제1층간절연막(27)을 형성한다. 이때, 상기 제1층간절연막(27)은 BPSG막으로 형성된다.
그 다음, 열처리공정을 실시한다. 상기 열처리공정은 상기 제1층간절연막(27)의 플로우를 위한 열처리공정과 상기 소오스/드레인영역(26)의 활성화를 위한 열처리공정으로 실시된다. (도 1c 참조)
다음, 전체표면 상부에 상기 셀영역(Ⅰ)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 제3감광막패턴(29)을 형성한다.
그 다음, 상기 제3감광막패턴(29)을 식각마스크로 상기 제1절연막(21)을 식각하여 상기 마스크절연막패턴(17)과 게이트전극(15) 측벽에 제1절연막 스페이서(22)를 형성한다. (도 1d 참조)
다음, 상기 제3감광막패턴(29)을 제거한다.
그 다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 증착한다.
다음, 상기 다결정실리콘층과 제1층간절연막(27)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 폴리 플러그(31)를 형성한다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(17)을 연마장벽으로 이용하여 실시된다. (도 1e 참조)
그 다음, 전체표면 상부에 제2층간절연막(33)을 형성한다. 이때, 상기 제2층간절연막(33)은 고온산화막(high temperature oxide), TEOS 또는 USG막으로 형성된다.
다음, 상기 제2층간절연막(33) 상부에 상기 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제4감광막패턴(35)을 형성한다.
그 다음, 상기 제4감광막패턴(35)을 식각마스크로 상기 제2층간절연막(33) 및 제1층간절연막(27)을 식각하여 비트라인 콘택홀(37)을 형성한다. 이때, 상기제1층간절연막(27)은 상기 제2층간절연막(33)에 비하여 식각선택비가 크기 때문에 상기 주변회로영역(Ⅱ)에서 ⓧ부분과 같은 단차가 형성되고, 후속 세정공정 시 단차가 더 크게 형성된다. (도 1f 참조)
다음, 전체표면 상부에 확산방지막(39) 및 비트라인용 도전층(41)을 형성하여 상기 비트라인 콘택홀(37)을 매립시킨다. (도 1g 참조)
그러나, 상기와 같은 반도체소자의 제조방법은 소자 간의 간격이 좁아짐에 따라 층간절연막으로서 매립특성이 우수한 BPSG막의 사용이 불가피해졌으나, 상기 BPSG막은 증착 후 열처리공정을 동반하기 때문에 트랜지스터의 특성을 저하시키고, 주변회로영역의 콘택 저항을 증가시키는 문제점이 있다.
또한, 주변회로영역에 콘택홀을 형성하는 경우 각 층간절연막의 식각선택비 차이에 의해 도 1f 의 ⓧ부분처럼 단차가 발생하여 비트라인용 도전층의 매립특성을 저하시키고 그에 따른 비트라인 콘택 저항을 증가시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀영역과 주변회로영역에 각각 다른 종류의 층간절연막을 사용하되, 상기 주변회로영역에는 열처리공정이 필요없는 박막을 사용함으로써 비트라인의 프로파일을 향상시키고, 그에 따른 콘택 저항을 감소시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 소자분리절연막
15, 105 : 게이트전극 17, 107 : 마스크절연막패턴
19, 115 : 제1감광막패턴 21, 109 : 제1절연막
22, 110 : 제1절연막 스페이서 23 : 제2절연막
24, 117 : 제2절연막 스페이서 25, 125 : 제2감광막패턴
26, 116 : 소오스/드레인영역 27, 111 : 제1층간절연막
29 : 제3감광막패턴 31, 121 : 폴리플러그
33, 119 : 제2층간절연막 35 : 제4감광막패턴
37, 127 : 비트라인 콘택홀 39, 129 : 확산방지막
41, 131 : 비트라인용 도전층 123 : 제3층간절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판의 셀영역 및 주변회로영역 상부에 마스크절연막패턴이 적층되어있는 게이트전극을 형성하는 공정과,
전체표면 상부에 제1절연막과 제1층간절연막을 형성하고, 열처리공정을 실시하여 상기 제1층간절연막을 플로우시키는 공정과
상기 주변회로영역 상의 제1층간절연막을 제거하는 공정과,
전체표면 상부에 제2절연막을 형성하는 공정과,
상기 제2절연막과 제1절연막을 전면식각하여 게이트전극 측벽에 제2절연막 스페이서와 제1절연막 스페이서를 형성하는 공정과,
상기 제2절연막 스페이서의 양측에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,
상기 주변회로영역 상에 제2층간절연막을 형성하는 공정과,
상기 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 공정과,
전체표면 상부에 다결정실리콘층을 형성하고, 평탄화식각공정으로 상기 다결정실리콘층과 제1, 제2층간절연막을 제거하여 폴리 플러그를 형성하는 공정과,
전체표면 상부에 제3층간절연막을 형성하는 공정과,
비트라인 콘택마스크를 식각마스크로 상기 제3층간절연막과 제2층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,
상기 제1절연막은 질화막을 이용하여 50 ∼ 1000Å 두께로 형성되는 것과,
상기 제1층간절연막은 BPSG막을 이용하여 2000 ∼ 5000Å 두께로 형성되는것과,
상기 열처리공정은 700 ∼ 900℃의 온도에서 실시되는 것과,
상기 제2절연막은 고온산화막, TEOS막 또는 USG막을 사용하여 100 ∼ 1000Å 두께로 형성되는 것과,
상기 제2층간절연막은 고밀도 플라즈마 산화막, TEOS막 또는 USG막을 사용하여 2000 ∼ 8000Å 두께로 형성되는 것과,
상기 제3층간절연막은 고온산화막, TEOS막 또는 USG막을 사용하여 100 ∼ 2000Å 두께로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)으로 구성되는 반도체기판(101)에 활성영역을 정의하는 소자분리절연막(103)을 형성한다.
다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(107)과 게이트전극(105) 및 게이트절연막패턴(도시안됨)을 형성한다.
다음, 전체표면 상부에 제1절연막(109)을 형성한다. 이때, 상기 제1절연막(109)은 질화막을 이용하여 50 ∼ 1000Å 두께로 형성된다.
그 다음, 상기 제1절연막(109) 상부에 제1층간절연막(111)을 형성한다.이때, 상기 제1층간절연막(111)은 BPSG막을 이용하여 2000 ∼ 5000Å 두께로 형성된다.
다음, 상기 제1층간절연막(111)을 열처리하여 플로우시킨다. 이때, 상기 열처리공정은 700 ∼ 900℃의 온도에서 실시된다. (도 2a 참조)
그 다음, 상기 제1층간절연막(111) 상부에 상기 주변회로영역(Ⅱ)을 노출시키는 제1감광막패턴(115)을 형성한다.
다음, 상기 제1감광막패턴(115)을 식각마스크로 상기 제1층간절연막(111)을 식각한다. 이때, 상기 제1층간절연막(111)은 습식식각방법에 의해 제거된다. (도 2b 참조)
그 다음, 상기 제1감광막패턴(115)을 제거한다.
다음, 전체표면 상부에 제2절연막(도시안됨)을 형성한다. 이때, 상기 제2절연막은 고온산화막, TEOS막 또는 USG막을 사용하여 100 ∼ 1000Å 두께로 형성된다.
그 다음, 상기 주변회로영역(Ⅱ) 상의 상기 제2절연막과 제1절연막(109)을 전면식각하여 상기 마스크절연막패턴(107)과 게이트전극(105) 측벽에 제2절연막 스페이서(117)와 제1절연막 스페이서(110)를 형성한다. 상기 전면식각공정은 상기 셀영역(Ⅰ) 상에 제1층간절연막(111)을 식각장벽으로 이용하여 실시되며, 상기 제1층간절연막(111)이 두껍게 형성되어 있으므로 셀영역(Ⅰ)에 형성되어 있는 소자는 손상되지 않는다.
다음, 상기 제2절연막 스페이서(117) 양측 반도체기판(101)에 불순물을 이온주입한 후 열처리공정을 실시하여 소오스/드레인영역(116)을 형성한다. 이때, 상기 소오스/드레인영역(116)은 붕소(B), 인(P) 또는 불화붕소(BF2)를 도펀트로 사용하여 형성되고, 열처리공정은 급속열처리방법을 이용하여 800 ∼ 1100℃의 온도로 실시된다. (도 2c 참조)
그 다음, 전체표면 상부에 제2층간절연막(119)을 형성한다. 상기 제2층간절연막(119)은 고밀도 플라즈마 산화막, TEOS막 또는 USG막을 사용하여 2000 ∼ 8000Å 두께로 형성된다.
여기서, 상기 소오스/드레인영역(116)을 형성하기 위한 열처리공정은 상기 제2층간절연막(119) 형성 후 실시될 수도 있다.
다음, 상기 제2층간절연막(119)을 CMP공정으로 평탄화시켜 상기 주변회로영역(Ⅱ)을 매립시킨다. 이때, 상기 CMP공정은 상기 제1층간절연막(111)을 연마장벽으로 이용하여 실시된다. (도 2d 참조)
그 다음, 상기 셀영역(Ⅰ)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막(111)을 식각하여 콘택홀(도시안됨)을 형성한다.
다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 형성한다.
그 다음, 상기 다결정실리콘층과 제1층간절연막(111) 및 제2층간절연막(119)을 CMP공정으로 제거하여 폴리 플러그(121)를 형성한다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(107)을 연마장벽으로 이용하여 실시된다. (도 2e 참조)
다음, 전체표면 상부에 제3층간절연막(123)을 형성한다. 이때, 상기 제3층간절연막(123)은 고온산화막, TEOS막 또는 USG막을 사용하여 100 ∼ 2000Å 두께로 형성된다.
그 다음, 상기 제3층간절연막(123) 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 제2감광막패턴(125)을 형성한다.
다음, 상기 제2감광막패턴(125)을 식각마스크로 상기 제3층간절연막(123) 및 제2층간절연막(119)을 식각하여 비트라인 콘택홀(127)을 형성한다. 이때, 상기 제3층간절연막(123)고 제2층간절연막(119)은 동일 물질 또는 식각선택비가 같은 물질으로 형성되기 때문에 비트라인 콘택홀(127)의 프로파일이 버티칼하게 형성된다. (도 2f 참조)
그 다음, 전체표면 상부에 확산방지막(129) 및 비트라인용 도전층(131)을 형성하여 상기 비트라인 콘택홀(127)을 매립한다. (도 2g 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 셀영역과 주변회로영역에서 각각 다른 종류의 층간절연막을 사용하되, 상기 주변회로영역에 형성되는 층간절연막은 식각선택비가 비슷한 박막을 사용함으로써 비트라인의 프로파일(profile)을 개선하여 열처리공정에 의한 스트레스(stress) 및 콘택 저항을 감소시켜 소자의 동작 특성 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.
Claims (7)
- 반도체기판의 셀영역 및 주변회로영역 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,전체표면 상부에 제1절연막과 제1층간절연막을 형성한 다음, 열처리공정을 실시하여 상기 제1층간절연막을 플로우시키는 공정과상기 주변회로영역 상의 제1층간절연막을 제거하는 공정과,전체표면 상부에 제2절연막을 형성하는 공정과,상기 제2절연막과 제1절연막을 전면식각하여 주변회로영역 상의 게이트전극 측벽에 제2절연막 스페이서와 제1절연막 스페이서를 형성하는 공정과,상기 제2절연막 스페이서의 양측 반도체기판에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,상기 주변회로영역 상에 제2층간절연막을 형성하는 공정과,상기 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 공정과,전체표면 상부에 다결정실리콘층을 형성하고, 평탄화식각공정으로 상기 다결정실리콘층과 제1, 제2층간절연막을 제거하여 폴리 플러그를 형성하는 공정과,전체표면 상부에 제3층간절연막을 형성하는 공정과,비트라인 콘택마스크를 식각마스크로 상기 제3층간절연막과 제2층간절연막을식각하여 비트라인 콘택홀을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 질화막을 이용하여 50 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1층간절연막은 BPSG막을 이용하여 2000 ∼ 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 열처리공정은 700 ∼ 900℃의 온도에서 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2절연막은 고온산화막, TEOS막 또는 USG막을 사용하여 100 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2층간절연막은 고밀도 플라즈마 산화막, TEOS막 또는 USG막을 사용하여 2000 ∼ 8000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제3층간절연막은 고온산화막, TEOS막 또는 USG막을 사용하여 100 ∼ 2000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010089087A KR20030058573A (ko) | 2001-12-31 | 2001-12-31 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010089087A KR20030058573A (ko) | 2001-12-31 | 2001-12-31 | 반도체소자의 제조방법 |
Publications (1)
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|---|---|
| KR20030058573A true KR20030058573A (ko) | 2003-07-07 |
Family
ID=32216474
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010089087A KR20030058573A (ko) | 2001-12-31 | 2001-12-31 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030058573A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616671B1 (ko) * | 2005-02-07 | 2006-08-28 | 삼성전기주식회사 | 절연층을 갖는 반도성 칩 소자의 제조방법 및 이로부터제조된 반도성 칩 소자 |
| US7868411B2 (en) | 2007-05-08 | 2011-01-11 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
| CN113437067A (zh) * | 2021-06-23 | 2021-09-24 | 福建省晋华集成电路有限公司 | 半导体结构及其制作方法 |
-
2001
- 2001-12-31 KR KR1020010089087A patent/KR20030058573A/ko not_active Application Discontinuation
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