KR20030058677A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 트랜지스터 형성공정 시 게이트전극 및 주변회로영역의 LDD(lightly doped drain)영역을 질화막으로 보호하여 후속공정 시 층간절연막으로 사용되는 BPSG막 또는 HLD막의 막 내에 함유되어 있는 수분의 침투를 방지하여 트랜지스터의 전기적 특성을 향상시켜 반도체소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 질화막을 이용하여 층간절연막을 통해 게이트전극 및 반도체기판에 수분이 침투하는 것을 방지함으로써 소자의 전기적 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도로서, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)의 일부를 각각 도시한다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨), 마스크절연막(도시안됨) 및 제1HLD(high temperature low deposition)막(도시안됨)의 적층구조를 형성한다. 이때, 상기 게이트전극용 도전층은 다결정실리콘층과 텅스텐실리사이드층의 적층구조로 형성되고, 상기 마스크절연막은 질화막으로 형성된 것이며, 상기 제1HLD막은 산화막으로 형성된 것이다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 반도체기판(11)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 제1HLD막 패턴(19), 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴(13)을 형성한다.
다음, 상기 주변회로영역(Ⅱ)의 게이트전극(15) 양측 반도체기판(101)에 LDD영역(도시안됨)을 형성한다.
다음, 전체표면 상부에 제2HLD막(23)을 소정 두께 형성한다.
그 다음, 상기 제2HLD막(23) 상부에 제1질화막(25)을 소정 두께 형성한다. (도 1a 참조)
다음, 상기 제1질화막(25) 상부에 제3HLD막(27)을 소정 두께 형성한다.
그 다음, 상기 제3HLD막(27) 상부에 반도체기판(11)의 셀영역(Ⅰ)을 보호하는 제1감광막패턴(29)을 형성한다.
다음, 상기 제1감광막패턴(29)을 식각마스크로 상기 주변회로영역(Ⅱ)에 형성되어 있는 제3HLD막(27), 제1질화막(25) 및 제2HLD막(23)을 식각하여 상기 게이트전극(15), 마스크절연막패턴(17) 및 제1HLD막 패턴(19)의 측벽에 제2HLD막 스페이서(24), 제1질화막 스페이서(25) 및 제3HLD막 스페이서(28)를 형성한다. 이때, 상기 제2HLD막 스페이서(24)는 'L'자 형으로 형성되어 상기 게이트전극(15), 마스크절연막패턴(17) 및 제1HLD막 패턴(19)의 측벽 및 반도체기판(11) 상에도 형성된다. (도 1b 참조)
그 다음, 상기 제1감광막패턴(29)을 제거한다.
다음, 전체표면 상부에 제4HLD막(31)을 형성한다.
그 다음, 상기 제4HLD막(31) 상부에 상기 셀영역(Ⅰ)을 노출시키는 제2감광막패턴(33)을 형성한다.
다음, 상기 제2감광막패턴(33)을 식각마스크로 상기 제4HLD막(31), 제3HLD막(27)을 제거한다. (도 1c 참조)
그 다음, 상기 제2감광막패턴(33)을 제거한다.
다음, 전체표면 상부에 제2질화막(35)을 소정 두께 형성한다. (도 1d 참조)
그 다음, 상기 제2질화막(35), 제1질화막(25), 제4HLD막(31) 및 제2HLD막(23)을 전면식각공정으로 제거하여 제2HLD막 스페이서(24), 제1질화막 스페이서(26) 및 제2질화막 스페이서(36)를 형성한다. 이때, 상기 셀영역(Ⅰ)에서는 제2질화막(35), 제1질화막(25) 및 제2HLD막(23)이 식각되어 제1질화막 스페이서(26)과 제2HLD막 스페이서(24)가 형성되고, 주변회로영역(Ⅱ)에서는 제2질화막(35) 및 제4HLD막(31)이 식각되어 제2질화막 스페이서(36)과 제4HLD막 스페이서(31)가 형성된다. (도 1e 참조)
다음, 전체표면 상부에 제3질화막(37)을 소정 두께 형성한다.
그 다음, 상기 제3질화막(37) 상부에 층간절연막(39)을 형성한다. 이때, 상기 층간절연막(39)은 BPSG막으로 형성된 것이다. (도 1f 참조)
다음, 상기 층간절연막(39)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 평탄화시킨다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(107)을 연마장벽으로 이용하여 실시되고, CMP공정 후 제1HLD막패턴(19) 및 소정 두께의 마스크절연막패턴(107)이 손실되고, 게이트전극(15) 측벽에 스페이서들의 상부가 소정 두께 손실된다. (도 1g 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 층간절연막으로 BPSG막과 HLD막을 사용하고 있으며, 상기 막들은 막 내에 수분을 함유하고 있다. 도 1g 의 (A)부분에 도시된 바와 같이 주변회로영역의 제2HLD막 스페이서가 게이트전극 측벽 및 반도체기판에 'L' 자 형으로 형성되어 층간절연막으로부터 반도체기판의 활성영역에 수분을 침투시키는 통로로 사용되어 트랜지스터의 문턱전압을 저하시키는 등 소자의 전기적 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극의 가장 안쪽에 질화막 스페이서를 형성하여 층간절연막으로부터 게이트전극 및 반도체기판에 수분침투를 방지하여 소자의 전기적 특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 게이트절연막패턴
15, 105 : 게이트전극 17, 107 : 마스크절연막패턴
19, 109 : 제1HLD막패턴 23, 115 : 제2HLD막
24, 116 : 제2HLD막 스페이서 25, 113 : 제1질화막
26, 112 : 제1질화막 스페이서 27, 117 : 제3HLD막
28, 118 : 제3HLD막 스페이서 29, 119 : 제1감광막패턴
31 : 제4HLD막 33, 120 : 제2감광막패턴
35, 114 : 제2질화막 36, 111 : 제2질화막 스페이서
37, 121 : 제3질화막 39, 123 : 층간절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 마스크절연막이 적층되어 있는 게이트전극을 형성하는 공정과,
전체표면 상부에 제1질화막과 제1HLD막을 순차적으로 형성하는 공정과,
상기 반도체기판의 주변회로영역을 노출시키는 셀마스크를 식각마스크로 상기 제1HLD막과 제1질화막을 식각하여 게이트전극 측벽 및 반도체기판에 'L' 자형 제1질화막 스페이서를 형성하는 동시에 제1HLD막 스페이서를 형성하는 공정과,
전체표면 상부에 제2질화막과 제2HLD막을 순차적으로 형성하는 공정과,
상기 반도체기판의 셀영역을 노출시키는 셀마스크를 식각마스크로 상기 제2HLD막, 제2질화막 및 제1HLD막을 식각하는 공정과,
전체표면 상부에 제3질화막을 형성하는 공정과,
상기 제3질화막, 제2질화막 및 제2HLD막을 전면식각하여 상기 셀영역의 게이트전극 측벽에 제2질화막 스페이서를 형성하는 동시에 상기 주변회로영역의 제1HLD막 스페이서 측벽에 제2질화막 스페이서 및 제2HLD막 스페이서를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 원리는 게이트전극의 측벽 및 반도체기판의 활성영역 부분에 질화막으로 버퍼막을 형성함으로써 층간절연막으로 사용되는 HLD막 또는 BPSG막의 막 내에 함유되어 있는 수분이 게이트전극 또는 반도체기판의 활성영역으로 침투하는 것을 방지하는 것이다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도로서, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)의 일부를 각각 도시한다.
먼저, 반도체기판(101)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다.
다음, 상기 반도체기판(101) 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨), 마스크절연막(도시안됨) 및 제1HLD막(도시안됨)의 적층구조를 형성한다. 이때, 상기 게이트전극용 도전층은 다결정실리콘층과 텅스텐실리사이드층의 적층구조로 형성되고, 상기 마스크절연막은 질화막으로 형성된 것이며, 상기제1HLD막은 산화막으로 형성된 것이다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 반도체기판(101)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 제1HLD막 패턴(109), 마스크절연막패턴(107), 게이트전극(105) 및 게이트절연막패턴(103)을 형성한다.
다음, 상기 주변회로영역(Ⅱ)의 게이트전극(105) 양측 반도체기판(101)에 LDD영역(도시안됨)을 형성한다.
다음, 전체표면 상부에 제1질화막(113)을 형성한다. 이때, 상기 제1질화막(113)은 상기 게이트전극(105) 및 반도체기판(101)의 활성영역을 보호하는 버퍼막으로 사용되는 것이다.
그 다음, 전체표면 상부에 제2HLD막(115)을 소정 두께 형성한다.
다음, 상기 제2HLD막(115) 상부에 상기 주변회로영역(Ⅱ)을 노출시키는 제1감광막패턴(119)을 형성한다.
그 다음, 상기 제1감광막패턴(119)을 식각마스크로 상기 제2HLD막(115)과 제1질화막(113)을 식각하여 게이트전극(105) 및 마스크절연막패턴(107) 및 제1HLD막패턴(109) 측벽에 'L'자형의 제1질화막 스페이서(112)와 상기 제1질화막 스페이서(112) 측벽에 제2HLD막 스페이서(116)를 형성한다. 이때, 상기 'L'자형 제1질화막 스페이서(112)에 의해 게이트전극(105) 및 반도체기판(101)의 활성영역이 보호된다.
다음, 상기 제1감광막패턴(119)을 제거한다.
그 다음, 전체표면 상부에 제2질화막(114)과 제3HLD막(117)을 순차적으로 형성한다. (도 2c 참조)
다음, 상기 제3HLD막(117) 상부에 상기 셀영역을 노출시키는 제2감광막패턴(120)을 형성한다.
그 다음, 상기 제2감광막패턴(120)을 식각마스크로 상기 제3HLD막(117), 제2질화막(114) 및 제2HLD막(115)을 제거한다. (도 2d 참조)
다음, 상기 제2감광막패턴(120)을 제거한다.
그 다음, 전체표면 상부에 제3질화막(121)을 소정 두께 형성한다. (도 2e 참조)
다음, 상기 제3질화막(121), 제2질화막(114), 제1질화막(113) 및 제3HLD막(117)을 전면식각한다. 이때, 상기 셀영역(Ⅰ)에는 제1질화막 스페이서(112)가 형성되고, 상기 주변회로영역(Ⅱ)에는 제2HLD막 스페이서(116) 측벽에 제2질화막 스페이서(111) 및 제3HLD막 스페이서(118)가 형성된다.
여기서, 상기 셀영역(Ⅰ)에 제3질화막(121)은 거의 제거되어 제1질화막 스페이서(112)만 남게 된다.
그 다음, 전체표면 상부에 층간절연막(123)을 형성한다. 이때, 상기 층간절연막(123)은 BPSG막으로 형성되는 것이다.
다음, 상기 층간절연막(123)을 CMP공정으로 제거하여 평탄화시킨다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(107)을 연마장벽으로 이용하여 실시되고, 상기 CMP공정 후 상기 마스크절연막패턴(107) 및 게이트전극(105) 측벽에 형성되어 있는 스페이서들의 상부가 일부 제거된다.
상기 공정으로 형성된 게이트전극(105) 및 반도체기판(101)의 활성영역은 질화막으로 보호된다. 특히, 도 2g 의 (B)부분은 주변회로영역의 LDD영역으로 질화막으로 보호되는 것을 도시한다. (도 2g 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 트랜지스터 형성공정 시 게이트전극 및 주변회로영역의 LDD영역을 질화막으로 보호하여 후속공정 시 층간절연막으로 사용되는 BPSG막 또는 HLD막의 막 내에 함유되어 있는 수분의 침투를 방지하여 트랜지스터의 전기적 특성을 향상시켜 반도체소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (1)
- 반도체기판 상부에 마스크절연막이 적층되어 있는 게이트전극을 형성하는 공정과,전체표면 상부에 제1질화막과 제1HLD막을 순차적으로 형성하는 공정과,상기 반도체기판의 주변회로영역을 노출시키는 셀마스크를 식각마스크로 상기 제1HLD막과 제1질화막을 식각하여 게이트전극 측벽 및 반도체기판에 'L' 자형 제1질화막 스페이서를 형성하는 동시에 제1HLD막 스페이서를 형성하는 공정과,전체표면 상부에 제2질화막과 제2HLD막을 순차적으로 형성하는 공정과,상기 반도체기판의 셀영역을 노출시키는 셀마스크를 식각마스크로 상기 제2HLD막, 제2질화막 및 제1HLD막을 식각하는 공정과,전체표면 상부에 제3질화막을 형성하는 공정과,상기 제3질화막, 제2질화막 및 제2HLD막을 전면식각하여 상기 셀영역의 게이트전극 측벽에 제2질화막 스페이서를 형성하는 동시에 상기 주변회로영역의 제1HLD막 스페이서 측벽에 제2질화막 스페이서 및 제2HLD막 스페이서를 형성하는 공정을 포함하는 반도체소자의 제조방법.
Priority Applications (1)
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| KR1020010089203A KR20030058677A (ko) | 2001-12-31 | 2001-12-31 | 반도체소자의 제조방법 |
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Family Applications (1)
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2001
- 2001-12-31 KR KR1020010089203A patent/KR20030058677A/ko not_active Application Discontinuation
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