KR20030000125A - 반도체소자의 비트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 비트라인을 패터닝하기 위한 비트라인 마스크의 형성공정 시 비트라인이 비트라인 콘택홀을 완전히 덮을 수 있도록 상기 비트라인 콘택홀 부위에서 패드형태로 패터닝함으로써 비트라인 패터닝 후 비트라인 콘택홀 부위에서 파티클(particle)이 발생하는 것을 방지하여 공정 장비가 오염되는 것을 방지하고, 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게 비트라인 패터닝 시 콘택플러그 주위에서 파티클(particle)이 발생하는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 반도체소자의 비트라인 형성방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
도 1 은 종래기술에 따른 반도체소자의 비트라인 형성방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11)에 워드라인(도시안됨)을 형성한다.
다음, 전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 제1층간절연막(12)을 형성한다.
그 다음, 상기 콘택홀에 매립되는 콘택플러그(13)를 형성한다.
다음, 전체표면 상부에 제2층간절연막(14)을 형성한다.
그 다음, 비트라인 콘택마스크를 식각마스크로 제2층간절연막(14)을 식각하여 비트라인 콘택홀을 형성한다.
그 다음, 전체표면 상부에 제1비트라인용 도전층, 제2비트라인용 도전층 및 마스크절연막의 적층구조를 형성한다.
다음, 비트라인 마스크를 식각마스크로 이용하여 상기 적층구조를 식각하여 마스크절연막패턴(17), 제2비트라인용 도전층패턴(16) 및 제1비트라인용 도전층패턴(15)을 형성한다. (도 1 참조)
그러나, 상기와 같이 종래기술에 따른 반도체소자의 비트라인 형성방법은,디자인 룰(design rule) 상 비트라인 콘택마스크에 노출되는 부위가 비트라인 마스크에 노출되는 부위보다 크게 형성되므로 선형으로 형성되는 비트라인이 비트라인 콘택홀을 완전히 매립시키지 못하므로 비트라인 패터닝 후 도 1 의 ⓧ부위처럼 스페이서 형태의 파티클이 발생하고, 그로 인하여 공정 장비를 오염시켜 소자의 특성을 저하시키는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택 부위를 지나가는 비트라인이 비트라인 콘택홀을 완전히 매립시킬 수 있도록 패드형태로 형성하여 비트라인 패터닝 후 파티클이 발생하는 것을 방지하고 그로 인하여 소자의 동작특성 및 신뢰성을 향상시키는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 비트라인 형성방법을 도시한 공정 단면도.
도 2 는 본 발명에 따른 반도체소자의 비트라인 형성방법에 의한 평면도.
도 3 은 도 2 의 선X-X'의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체기판 12, 32 : 제1층간절연막
13, 33 : 콘택플러그 14, 34 : 제2층간절연막
15, , 35 : 제1비트라인용 도전층패턴 16, 36 : 제2비트라인용 도전층패턴
17, 37 : 마스크절연막패턴 21 : 워드라인
23 : 비트라인 콘택홀 25 : 비트라인
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트라인 형성방법은,
워드라인 및 콘택플러그가 구비되는 반도체기판 상부에 층간절연막을 형성하는 공정과,
상기 콘택플러그 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,
전체표면 상부에 비트라인용 도전층을 형성하는 공정과,
비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 비트라인용 도전층을 식각하여 비트라인을 형성하되, 상기 비트라인은 상기 비트라인 콘택홀 부분에서 상기 비트라인 콘택마스크가 노출시키는 부분보다 넓은 부분을 보호하는 패드 형태를 갖도록 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 반도체소자의 비트라인 형성방법에 의한 평면도이고, 도 3 은 도 2 의 선X-X'의 단면도로서 서로 연관지어 설명한다.
도 2 에 따르면 다수개의 워드라인(21)이 구비되고, 상기 워드라인(21)의 수직 방향으로 비트라인(25)이 구비된다. 상기 워드라인(21) 간에 콘택플러그(도시안됨)가 구비되어 있으며, 상기 콘택플러그 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀(23)이 구비된다. 이때, 상기 비트라인 콘택홀(23) 부위에서 비트라인(25)이 패드 형태로 형성되어 상기 비트라인 콘택홀(23)을 완전히 덮는다. (도 2 참조)
도 3 에 의하면, 반도체기판(21)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성하고, 상기 반도체기판(21) 상부에 워드라인(도시안됨)을 형성한다.
다음, 전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 제1층간절연막(32)을 형성한다.
그 다음, 상기 콘택홀을 매립시키는 콘택플러그(33)를 형성한다.
다음, 전체표면 상부에 제2층간절연막(34)을 형성한다.
그 다음, 상기 콘택플러그(33) 중에서 비트라인 콘택으로 예정되는 부분을노출시키는 비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막(34)을 식각하여 비트라인 콘택홀(도시안됨)을 형성한다.
다음, 전체표면 상부에 제1비트라인용 도전층(도시안됨), 제2비트라인용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다.
그 다음, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(37), 제2비트라인용 도전층패턴(36) 및 제1비트라인용 도전층패턴(35)을 형성한다. 이때, 상기 비트라인 마스크는 비트라인 콘택홀 부위에서 상기 비트라인 마스크는 상기 비트라인 콘택홀 부분에서 상기 비트라인 콘택마스크가 노출시키는 부분보다 넓은 부분을 보호하는 패드 형태를 갖도록 형성하여 비트라인 형성 후 상기 비트라인 콘택홀을 완전히 덮을 수 있도록 패드형태로 형성되도록 한다. (도 3 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 비트라인을 패터닝하기 위한 비트라인 마스크의 형성공정 시 비트라인이 비트라인 콘택홀을 완전히 덮을 수 있도록 상기 비트라인 콘택홀 부위에서 패드형태로 패터닝함으로써 비트라인 패터닝 후 비트라인 콘택홀 부위에서 파티클(particle)이 발생하는 것을 방지하여 공정 장비가 오염되는 것을 방지하고, 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (1)
- 워드라인 및 콘택플러그가 구비되는 반도체기판 상부에 층간절연막을 형성하는 공정과,상기 콘택플러그 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,전체표면 상부에 비트라인용 도전층을 형성하는 공정과,비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 비트라인용 도전층을 식각하여 비트라인을 형성하되, 상기 비트라인은 상기 비트라인 콘택홀 부분에서 상기 비트라인 콘택마스크가 노출시키는 부분보다 넓은 부분을 보호하는 패드 형태를 갖도록 형성하는 공정을 포함하는 것을 반도체소자의 비트라인 형성방법.
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