KR20030059409A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 셀영역에 콘택플러그를 형성하는 공정에서 반도체기판 상부에 게이트전극을 형성하고, 전체표면 상부에 절연막을 형성한 다음, 상기 반도체기판의 활성영역을 노출시키는 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 동시에 반도체기판을 노출시키는 반면에 상기 반도체기판의 소자분리영역에는 절연막을 그대로 남겨둠으로써 후속 공정에서 상기 소자분리영역에 형성된 콘택플러그를 제거하는 공정 시간이 감소되어 게이트전극 주변의 절연막이 손실되는 것을 방지할 수 있으므로 소자간의 절연 특성을 향상시킬 수 있고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 셀영역에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그를 형성하는 공정에서 반도체기판의 주변회로영역에 형성되어 있는 게이트전극 주변의 절연막이 손실되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정단면도로서, 셀영역의 활성영역(Ⅰ)과 소자분리영역(Ⅱ)을 도시한다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 마스크절연막은 질화막으로 형성된다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15)을 형성한다. (도 1a 참조)
다음, 전체표면 상부에 절연막(도시안됨)을 형성한다. 이때, 상기 절연막은 질화막과 산화막의 적층구조로 형성된 것이다.
그 다음, 상기 반도체기판(11)의 셀영역을 노출시키는 셀마스크를 식각마스크로 상기 절연막을 식각하여 상기 마스크절연막패턴(19)과 게이트전극(17) 및 게이트절연막패턴(15) 측벽에 절연막 스페이서(21)를 형성한다.
다음, 세정공정을 실시한다. (도 1b 참조)
그 다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 형성한다.
다음, 상기 다결정실리콘층을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 평탄화시켜 콘택플러그(23)를 형성한다. (도 1c 참조)
그 다음, 전체표면 상부에 희생산화막(도시안됨)을 형성한다.
다음, 소자분리영역(Ⅱ)을 노출시키는 소자분리마스크를 식각마스크로 상기 희생산화막을 식각하여 상기 희생산화막패턴을 형성한다.
그 다음, 상기 희생산화막패턴을 식각마스크로 소자분리영역(Ⅱ)에 형성되어 있는 콘택플러그(23)를 제거한다.
상기와 같은 반도체소자의 제조방법은 반도체기판의 셀영역의 활성영역 및 소자분리영역에 다결정실리콘층을 이용하여 콘택플러그를 형성한 후 상기 활성영역에 형성된 콘택플러그를 제거하는 식각공정을 실시하였다. 그러나, 상기 식각공정으로 소자분리영역에 형성되어 있는 게이트전극 주변의 절연막이 손실되어 절연 특성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극을 형성하고, 전체표면 상부에 절연막을 형성한 다음, 반도체기판의 활성영역을 노출시키는 식각마스크로 상기 절연막을 식각하여 게이트전극 측벽에 절연막 스페이서를 형성한 후 콘택플러그를 형성함으로써 후속공정으로 상기 반도체기판의 소자분리영역 상에 형성되어 있는 콘택플러그를 제거하는 식각공정으로 소자분리영역의 게이트전극 주변 절연막이 손상되어 절연 특성이 저하되는 것을 방지하고, 그에 따른 소자의 동작특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 소자분리절연막
15, 105 : 게이트절연막패턴 17, 107 : 게이트전극
19, 109 : 마스크절연막패턴 21, 111a : 절연막 스페이서
23, 113, 115 : 콘택플러그 111 : 절연막
111b : 절연막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,
상기 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,
전체표면 상부에 절연막을 형성하는 공정과,
상기 활성영역을 노출시키는 소자분리마스크를 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 동시에 상기 반도체기판을 노출시키는 공정과,
전체표면 상부에 다결정실리콘층을 형성하는 공정과,
상기 다결정실리콘층과 절연막을 화학적 기계적 연마공정으로 제거하여 상기 게이트전극 사이에 콘택플러그를 형성하는 공정과,
전체표면 상부에 상기 활성영역을 보호하는 희생절연막패턴을 형성하는 공정과,
상기 희생절연막패턴을 식각마스크로 상기 반도체기판의 소자분리영역에 형성되어 있는 콘택플러그를 제거하는 공정과,
상기 절연막은 질화막과 산화막의 적층구조인 것과,
상기 희생절연막패턴은 TEOS 산화막으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정단면도로서, 셀영역의 활성영역(Ⅰ)과 소자분리영역(Ⅱ)을 도시한다.
먼저, 반도체기판(101)에 활성영역을 정의하는 소자분리절연막(103)을 형성한다.
다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 마스크절연막은 질화막으로 형성된다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(109), 게이트전극(107) 및 게이트절연막패턴(105)을 형성한다. (도 2a 참조)
다음, 전체표면 상부에 절연막(111)을 형성한다. 이때, 상기 절연막(111)은 질화막과 산화막의 적층구조로 형성된 것이다. (도 2b 참조)
그 다음, 상기 반도체기판(101)의 소자분리영역(Ⅱ)을 보호하는 소자분리마스크를 식각마스크로 상기 절연막(111)을 식각하여 상기 마스크절연막패턴(109)과 게이트전극(107) 및 게이트절연막패턴(105) 측벽에 절연막 스페이서(111a)를 형성한다. 이때, 상기 활성영역(Ⅰ)에서는 반도체기판(101)이 노출되고, 상기 소자분리영역(Ⅱ)에서는 절연막(111)이 그대로 남아 있게 된다.
다음, 세정공정을 실시한다.
그 다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 형성한다.
다음, 상기 다결정실리콘층과 절연막(111)을 CMP공정으로 평탄화시켜 콘택플러그(113, 115)를 형성한다. 이때, 상기 CMP공정 시 상기 소자분리영역(Ⅱ) 상의 절연막(111)이 제거되어 마스크절연막패턴(109)을 노출시키고, 게이트전극(107) 측벽 및 소자분리절연막(103) 상에 절연막패턴(111b)이 형성되어 있다. 또한, 상기 활성영역(Ⅰ) 상에 형성되어 있는 콘택플러그(113)보다 상기 소자분리절연막(103) 상에 형성되어 있는 콘택플러그(115)는 절연막패턴(111b) 두께 만큼 얇게 형성된다. (도 2c 참조)
그 다음, 전체표면 상부에 희생산화막(도시안됨)을 형성한다.
다음, 소자분리영역(Ⅱ)을 노출시키는 소자분리마스크를 식각마스크로 상기 희생산화막을 식각하여 상기 희생산화막패턴을 형성한다.
그 다음, 상기 희생산화막패턴을 식각마스크로 소자분리영역(Ⅱ)에 형성되어 있는 콘택플러그(115)를 제거한다. (도 2d 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 셀영역에 콘택플러그를 형성하는 공정에서 반도체기판 상부에 게이트전극을 형성하고, 전체표면 상부에 절연막을 형성한 다음, 상기 반도체기판의 활성영역을 노출시키는 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 동시에 반도체기판을 노출시키는 반면에 상기 반도체기판의 소자분리영역에는 절연막을 그대로 남겨둠으로써 후속 공정에서 상기 소자분리영역에 형성된 콘택플러그를 제거하는 공정 시간이 감소되어 게이트전극 주변의 절연막이 손실되는 것을 방지할 수 있으므로 소자간의 절연 특성을 향상시킬 수 있고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (3)

  1. 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,
    상기 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,
    전체표면 상부에 절연막을 형성하는 공정과,
    상기 활성영역을 노출시키는 소자분리마스크를 식각마스크로 상기 절연막을 식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 동시에 상기 반도체기판을 노출시키는 공정과,
    전체표면 상부에 다결정실리콘층을 형성하는 공정과,
    상기 다결정실리콘층과 절연막을 화학적 기계적 연마공정으로 제거하여 상기 게이트전극 사이에 콘택플러그를 형성하는 공정과,
    전체표면 상부에 상기 활성영역을 보호하는 희생절연막패턴을 형성하는 공정과,
    상기 희생절연막패턴을 식각마스크로 상기 반도체기판의 소자분리영역에 형성되어 있는 콘택플러그를 제거하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막은 질화막과 산화막의 적층구조인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 희생절연막패턴은 TEOS 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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