KR20020052460A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 비트라인의 측벽에 질화막/산화막/질화막의 적층구조 또는 산화막/질화막의 적층구조로 형성되는 스페이서를 형성하여 비트라인을 구성하는 W막패턴이 산화되는 것을 방지하고, 스페이서 형성하고 후속공정을 진행하기 전에 실시되는 세정공정에서 상기 스페이서를 구성하는 산화막이 손실되는 것을 방지하여 소자 간의 절연 특성을 확보하기 위한 최소한의 절연막 스페이서의 두께를 확보할 수 있으므로 소자간에 쇼트를 일으키는 것을 방지하여 소자의 동작특성 및 수율을 향상시키고, 후속 공정에서의 공정마진을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 비트라인 측벽에 절연막 스페이서를 형성하되, 최외곽에 질화막 스페이서를 위치시켜 후속공정에서 절연막 스페이서가 손실되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정 시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 종래 기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한다.
다음, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분 상에 소자분리절연막(도시 안됨)을 형성한다.
그 다음, 상기 반도체기판(11) 상부에 게이트절연막과 게이트전극용 도전층 및 마스크 절연막의 적층구조를 형성한 후, 게이트전극 마스크를 사용하여 상기 적층구조를 식각하여 마스크절연막패턴, 게이트전극 및 게이트절연막패턴의 적층구조 패턴을 형성한다.
그 다음, 상기 구조 상부에 절연막(도시 안됨)을 형성하고, 전면식각하여 상기 적층구조패턴의 측벽에 절연막스페이서를 형성한다.
다음, 전체표면 상부에 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인 콘택플러그(13)이 구비된 층간절연막(12)을 형성한다.
그 다음, 전체표면 상부에 식각방지막(14)을 형성한다. 이때, 상기 식각방지막(14)은 후속공정에서 비트라인 측벽에 형성될 절연막 스페이서와 식각선택비 차이를 갖는 박막으로 형성한다.
다음, 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 식각방지막(14)을 식각하여 비트라인 콘택홀을 형성한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 비트라인 콘택플러그에 접속되는 비트라인 콘택패드(도시안됨)를 형성한다.
다음, 전체표면 상부에 다결정실리콘층, W막 및 마스크절연막의 적층구조를 형성한다.
그 다음, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 적층구조를 식각하여 다결정실리콘층패턴(15)과 W막패턴(16)으로 되는 비트라인과 마스크절연막패턴(17)을 형성한다.
다음, 전체표면 상부에 질화막(18)과 산화막(19)을 순차적으로 형성한다. 이때, 상기 산화막(19)은 TEOS막 또는 PE-TEOS막 등의 플라즈마 산화막으로 형성된다. (도 1a 및 도 1b 참조)
그 다음, 상기 산화막(19)과 질화막(18)을 전면식각공정으로 제거하여 상기 비트라인과 마스크절연막패턴(17)의 측벽에 2중구조의 스페이서를 형성한다. 이때, 상기 스페이서는 산화막 만으로도 형성할 수 있다.
그 후, 후속공정을 진행하기 위하여 상기 식각방지막(14)을 식각한다. (도 1c 참조)
상기와 같이 종래 기술에 따른 반도체소자의 제조방법은, 비트라인의 측벽에 형성되는 스페이서를 플라즈마 산화막으로 형성할 때, 상기 스페이서의 두께가 300Å 이상 확보되지 않으면 라인 당 비트라인 캐패시턴스를 100fF/256cell 정도의 수준으로 유지하기 어렵다. 그리고, 비트라인 측벽에 스페이서를 질화막과 플라즈마 산화막의 적층구조로 형성하는 경우 열안정성(thermal budget) 측면에서는 효과가 있으나, 플라즈마 산화막이 측면으로 증착 특성이 열악하여 실제 식각용액에 대해 식각율이 빠른 단점이 있고, 이로 인하여 세정 공정을 포함한 모든 공정을 진행한 후 300Å 두께의 스페이서를 확보하기 어렵기 때문에 소자 간의 절연 특성을 저하시키는 문제점이 있다.
또한, 상기 플라즈마 산화막은 850 ∼ 1000℃의 고온에서 형성되기 때문에 비트라인을 구성하는 W막패턴을 산화시켜 소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 이를 해결하기 위하여 플라즈마 산화막과 질화막 또는 질화막, 플라즈마 산화막 및 질화막의 적층구조로 되는 스페이서를 형성하되, 최외곽에 질화막을 위치시켜 질화막의 식각식각공정에 대한 식각선택비를 이용하여 적절한 스페이서 두께를 확보하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래 기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21 : 반도체기판 12, 22 : 층간절연막
13, 23 : 비트라인 콘택플러그 14, 24 : 식각방지막
15, 25 : 다결정실리콘층패턴 16, 26 : W막패턴
17, 27 : 마스크절연막패턴 18 : 질화막
19, 29 : 산화막 28 : 제1질화막
30 : 제2질화막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 하부구조물을 형성하는 공정과,
전체표면 상부에 비트라인 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
전체표면 상부에 식각방지막을 형성하는 공정과,
비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 식각방지막을 식각하여 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 통하여 상기 비트라인 콘택플러그에 접속되는 비트라인 콘택패드를 형성하는 공정과,
상기 비트라인 콘택패드에 접속되는 비트라인을 형성하는 공정과,
전체표면 상부에 제1질화막, 산화막 및 제2질화막을 순차적으로 형성하는 공정과,
상기 제2질화막, 산화막 및 제1질화막을 전면식각하여 상기 비트라인의 측벽에 3중 적층구조의 절연막 스페이서를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(21)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한다.
다음, 상기 반도체기판(21)에서 소자분리 영역으로 예정되어 있는 부분 상에 소자분리절연막(도시 안됨)을 형성한다.
그 다음, 상기 반도체기판(21) 상부에 게이트절연막과 게이트전극용 도전층 및 마스크 절연막의 적층구조를 형성한 후, 게이트전극 마스크를 사용하여 상기 적층구조를 식각하여 마스크절연막패턴, 게이트전극 및 게이트절연막패턴의 적층구조 패턴을 형성한다.
그 다음, 상기 구조 상부에 절연막(도시 안됨)을 형성하고, 전면식각하여 상기 적층구조패턴의 측벽에 제1절연막스페이서를 형성한다.
다음, 전체표면 상부에 비트라인 콘택플러그가 구비되는 층간절연막(22)을 형성한다.
그 다음, 전체표면 상부에 식각방지막(24)을 형성한다. 이때, 상기 식각방지막(24)은 후속공정에서 비트라인 측벽에 형성될 절연막 스페이서와 식각선택비 차이를 갖는 박막으로 형성한다.
다음, 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 식각방지막(24)을 식각하여 비트라인 콘택홀을 형성한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 비트라인 콘택플러그에 접속되는 비트라인 콘택패드(도시안됨)를 형성한다.
다음, 전체표면 상부에 다결정실리콘층, W막 및 마스크절연막의 적층구조를 형성한다.
그 다음, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 적층구조를 식각하여 다결정실리콘층패턴(25)과 W막패턴(26)으로 되는 비트라인과 마스크절연막패턴(27)을 형성한다.
다음, 전체표면 상부에 제1질화막(28), 산화막(29) 및 제2질화막(30)을 순차적으로 형성한다. 이때, 상기 제1질화막(28), 산화막(29) 및 제2질화막(30)은 화학기상증착방법으로 각각 10 ∼ 500Å 두께 형성한다. 상기 산화막(29)은 TEOS막 또는 PE-TEOS막 등의 플라즈마 산화막으로 형성하고, 상기 제1질화막(28)은 상기 산화막(29)의 형성공정 시 상기 W막패턴(26)이 산화되는 것을 방지한다. (도 2a, 도 2b 및 도 2c 참조)
그 다음, 상기 제1질화막(28), 산화막(29) 및 제2질화막(30)을 전면식각공정으로 제거하여 상기 마스크절연막패턴(27)과 비트라인의 측벽에 제1질화막(28) 스페이서, 산화막(29) 스페이서 및 제2질화막(30) 스페이서의 3중 구조의 스페이서를 형성한다.
그 후, 후속 공정을 진행하기 위하여 상기 식각방지막(24)을 식각한다. (도 2d 참조)
한편, 다른 실시예로 상기 비트라인과 마스크절연막패턴(27)의 측벽에 산화막과 질화막으로 되는 2중 구조의 스페이서를 형성할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 비트라인의 측벽에 질화막/산화막/질화막의 적층구조 또는 산화막/질화막의 적층구조로 형성되는 스페이서를 형성하여 비트라인을 구성하는 W막패턴이 산화되는 것을 방지하고, 스페이서 형성하고 후속공정을 진행하기 전에 실시되는 세정공정에서 상기 스페이서를 구성하는 산화막이 손실되는 것을 방지하여 소자 간의 절연 특성을 확보하기 위한 최소한의 절연막 스페이서의 두께를 확보할 수 있으므로 소자간에 쇼트를 일으키는 것을 방지하여 소자의 동작특성 및 수율을 향상시키고, 후속 공정에서의 공정마진을 향상시키는 이점이 있다.
Claims (5)
- 반도체기판 상부에 하부구조물을 형성하는 공정과,전체표면 상부에 비트라인 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,전체표면 상부에 식각방지막을 형성하는 공정과,비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 식각방지막을 식각하여 비트라인 콘택홀을 형성하는 공정과,상기 비트라인 콘택홀을 통하여 상기 비트라인 콘택플러그에 접속되는 비트라인 콘택패드를 형성하는 공정과,상기 비트라인 콘택패드에 접속되는 비트라인을 형성하는 공정과,전체표면 상부에 제1질화막, 산화막 및 제2질화막을 순차적으로 형성하는 공정과,상기 제2질화막, 산화막 및 제1질화막을 전면식각하여 상기 비트라인의 측벽에 3중 구조의 절연막 스페이서를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1질화막, 산화막 및 제2질화막은 화학기상증착방법으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1질화막, 산화막 및 제2질화막은 각각 10 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 TEOS막 또는 PE-TEOS막으로 구성되는 플라즈마 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막과 질화막의 2중 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR100973270B1 (ko) * | 2008-04-18 | 2010-08-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
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| KR100973270B1 (ko) * | 2008-04-18 | 2010-08-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
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