KR100324025B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 모스전계효과 트랜지스터, 저장전극 콘택플러그 및 비트라인이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성한 다음, 상기 제1층간절연막 상부에 반도체기판의 셀영역에서 저장전극 콘택으로 예정되는 부분을 노출시키는 식각방지막을 형성하고, 그 상부에 제2층간절연막을 형성한 후 저장전극으로 예정되는 부분을 노출시키는 감광막 패턴을 식각마스크로 사용하여 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시킨 다음, 상기 저장전극 콘택플러그와 접속되는 저장전극을 형성함으로써 상기 반도체기판의 주변회로영역 상의 식각방지막을 제거하기 위한 별도의 사진공정을 생략할 수 있고, 상기 저장전극 콘택플러그와 접속되는 또 다른 저장전극 콘택을 형성하기 위한 공정없이 저장전극을 형성함으로써 공정을 단순화시키며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 저장전극 콘택플러그를 이용한 저장전극 형성공정시 식각공정 및 사진공정의 수를 감소시키고, 주변회로영역 상의 식각방지막을 별도의 사진공정없이 제거하여 공정을 단순화시키는 방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명하기로 한다.
도 1a 내지 도 1n 은 종래 기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(도시안됨)을 형성하고, 나머지 반도체기판(11)에 게이트 산화막(도시안됨)을 형성한다.
그 다음, 상기 게이트 산화막 상부에 제1마스크 절연막(15)이 적층되어 있는 게이트 전극(13)을 형성하고, 상기 제1마스크 절연막(15)과 게이트 전극(13)의 측벽에 제1절연막 스페이서(17)를 형성한다.
다음, 상기 제1절연막 스페이서(17) 양측 반도체기판(11)에 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.
그 다음, 상기 구조의 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택플러그(도시안됨) 및 제1저장전극 콘택플러그(21)를 구비하는 제1층간절연막(19)을 형성한다.
다음, 상기 비트라인 콘택플러그와 접속되는 비트라인(23)을 형성하되, 상기 비트라인(23)의 상부에는 제2마스크 절연막(25)이 적층되고, 상기 비트라인(23)과 제2마스크 절연막(25)의 측벽에는 제2절연막 스페이서(27)가 형성된다. (도 1a참조)
그 다음, 전체표면 상부에 제2층간절연막(29)을 형성하여 평탄화시킨다. (도 1b참조)
다음, 상기 제2층간절연막(29) 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴(31)을 형성하고, 상기 제1감광막 패턴(31)을 식각마스크로 사용하여 상기 제2층간절연막(29)을 식각함으로써 상기 제1저장전극 콘택플러그(21)를 노출시키는 제1저장전극 콘택홀(33)을 형성한다. (도 1c참조)
그 다음, 상기 제1감광막 패턴(31)을 제거하고, 전체표면 상부에 상기 제1저장전극 콘택홀(33)이 매립되도록 제1도전층(35a)을 형성한다. (도 1d참조)
다음, 상기 제1도전층(35a)을 전면식각 또는 CMP공정으로 제거하여 제2저장전극 콘택플러그(35b)를 형성한다. (도 1e참조)
그 다음, 전체표면 상부에 식각방지막(37)을 형성한다. (도 1f참조)
다음, 상기 식각방지막(37) 상부에 반도체기판(11)의 셀영역(Ⅰ)을 보호하는 제2감광막 패턴(39)을 형성하고, 상기 제2감광막 패턴(39)을 식각마스크로 사용하여 상기 식각방지막(37)을 제거하여 주변회로영역(Ⅱ)을 노출시킨다. 상기 식각방지막(37)이 반도체기판(11)의 주변회로영역(Ⅱ)에 남아 있으면 후속 열공정시 크랙(crack)을 유발시켜 금속배선 콘택의 형성공정시 식각정지막으로 작용하여 식각공정이 어려워진다. (도 1g참조)
그 다음, 상기 제2감광막 패턴(39)을 제거하고, 전체표면 상부에 제3층간절연막(41)을 형성한다.
그리고, 상기 제3층간절연막(41) 상부에 저장전극으로 예정되는 부분을 노출시키는 제3감광막 패턴(43)을 형성한다. (도 1h참조)
다음, 상기 제3감광막 패턴(43)을 식각마스크로 사용하여 상기 제3층간절연막(41) 및 식각방지막(37)을 식각하여 상기 제2저장전극 콘택플러그(35b)를 노출시키는 제2저장전극 콘택홀(45)을 형성한다. (도 1i참조)
그 다음, 상기 제3감광막 패턴(43)을 제거하고 상기 구조 전표면에 상기 제2저장전극 콘택플러그(35b)와 접속되는 제2도전층(47)을 소정 두께 형성한다. (도 1j참조)
다음, 상기 제2도전층(47) 상부에 제4층간절연막(49)을 형성하여 평탄화시킨다. (도 1k참조)
그 다음, 상기 제4층간절연막(49)과 제2도전층(47)을 전면식각 또는 CMP공정으로 제거하여 상기 제2도전층(47)의 상부를 분리시킨다.
그 후, 상기 제4층간절연막(49) 및 제3층간절연막(41)을 제거하여 상기 제2도전층(47)을 노출시킴으로써 실린더형 저장전극을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어 감에 따라서 셀영역이 점점 작아지고, 충분한 정전용량의 확보를 위해서는 저장전극의 표면적을 넓혀야 하므로, 저장전극의 높이를 높게 형성하기 위해서는 저장전극 콘택플러그를 여러번에 걸쳐 형성한 후 저장전극을 형성하기 때문에 주변회로영역과 셀영역간에 단차가 크게 발생하고, 공정이 복잡해진다. 또한, 저장전극을 형성하기 위한 식각공정시 하부 소자들의 손상을 방지하기 위하여 형성하는 식각방지막은 주변회로영역에서 크랙현상 또는 후속공정을 어렵게 하기 때문에 상기 식각방지막을 제거하기 위한 별도의 사진공정을 실시해야 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택 및 저장전극 콘택으로 예정되어 있는 부분에 비트라인 콘택 플러그 및 저장전극 콘택 플러그가 구비된 제1층간절연막을 형성한 다음, 상기 비트라인 콘택 플러그와 접속되는 비트라인을 형성하고, 전표면 상부에 제2층간절연막을 형성한 다음, 상기 제2층간절연막 상부에 반도체기판의 셀영역에서 저장전극 콘택으로 예정되는 부분을 노출시키는 식각방지막을 형성하고, 그 상부에 제3층간절연막을 형성한 다음, 저장전극으로 예정되는 부분을 노출시키는 감광막 패턴을 식각마스크로 사용하여 상기 제3층간절연막 및 제2층간절연막을 연속적으로 식각하여 저장전극 콘택홀을 형성한 후, 상기 저장전극 콘택 플러그와 접속되는 저장전극을 형성함으로써 상기 반도체기판의 주변회로영역 상의 식각방지막을 별도의 사진공정없이 형성할 수 있고, 저장전극 콘택을 형성하기 위한 공정을 생략할 수 있으므로 공정을 용이하게 하고, 그에 따른 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1n 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2k 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 12 : 반도체기판 13, 14 : 게이트 전극
15, 16 : 제1마스크 절연막 17, 18 : 제1절연막 스페이서
19, 20 : 제1층간절연막 21, 22 : 제1저장전극 콘택플러그
23, 24 : 비트라인 25, 26 : 제2마스크 절연막
27, 28 : 제2절연막 스페이서 29, 30 : 제2층간절연막
31, 34 : 제1감광막 패턴 32, 37 : 식각방지막
33 : 제1저장전극 콘택홀 35a : 제1도전층
35b : 제2저장전극 콘택플러그 36, 41 : 제3층간절연막
38, 39 : 제2감광막 패턴 40 : 저장전극 콘택홀
42, 47 : 제2도전층 43 : 제3감광막 패턴
45 : 제2저장전극 콘택홀 47 : 제2도전층
49 : 제4층간절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
소자분리절연막, 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그 및 저장전극 콘택플러그가 구비된 제1층간절연막을 형성하는 공정과,
상기 비트라인 콘택플러그와 접속되고 마스크 절연막이 적층되어 있는 비트라인을 형성하되, 상기 비트라인의 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 제2층간절연막과 식각방지막을 형성하는 공정과,
상기 식각방지막 상부에 상기 반도체기판의 셀영역을 보호하되, 저장전극 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하는 공정과,
상기 제1감광막 패턴을 식각마스크로 사용하여 상기 식각방지막을 제거하고, 상기 제1감광막 패턴을 제거하는 공정과,
상기 구조 전표면에 제3층간절연막을 형성하는 공정과,
상기 제3층간절연막 상부에 저장전극으로 예정되는 부분을 노출시키는 제2감광막 패턴을 형성하는 공정과,
상기 제2감광막 패턴을 식각마스크로 사용하여 상기 제3층간절연막 및 제2층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키고, 상기 제2감광막 패턴을 제거하는 공정과,
상기 전체표면 상부에 도전층을 형성하되, 상기 저장전극 콘택플러그와 접속되도록 형성하는 공정과,
상기 도전층 상부에 제4층간절연막을 형성하여 평탄화하는 공정과,
상기 제4층간절연막 및 도전층을 전면식각공정을 제거하는 공정과,
상기 제4층간절연막과 제3층간절연막을 식각하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2k 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(12)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(12)에서 소자분리 영역으로 예정되어있는 부분상에 소자분리 산화막(도시안됨)을 형성하고, 나머지 반도체기판(12)에 게이트 산화막(도시안됨)을 형성한다.
그 다음, 상기 게이트 산화막 상부에 제1마스크 절연막(16)이 적층되어 있는 게이트 전극(14)을 형성하고, 상기 제1마스크 절연막(16)과 게이트 전극(14)의 측벽에 제1절연막 스페이서(18)를 형성한다.
다음, 상기 제1절연막 스페이서(18) 양측 반도체기판(12)에 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.
그 다음, 상기 구조의 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택플러그(도시안됨) 및 제1저장전극 콘택플러그(22)를 구비하는 제1층간절연막(20)을 형성한다. 상기 제1층간절연막(20)은 피.에스.지.(phospho silicate glass, 이하 PSG 라 함) 산화막, 유.에스.지.(undoped silicate glass, 이하 USG 라 함) 산화막 또는 비.피.에스.지.(borophospho silicate glass, 이하 BPSG 라 함) 산화막 등을 사용하여 형성한다.
다음, 상기 비트라인 콘택플러그와 접속되는 비트라인(24)을 형성하되, 상기 비트라인(24)의 상부에는 제2마스크 절연막(26)이 적층되고, 상기 비트라인(24)과 제2마스크 절연막(26)의 측벽에는 제2절연막 스페이서(28)가 형성된다.상기 비트라인(24)은 다결정실리콘층과 실리사이드의 적층구조로 되어 있고, 상기 제2마스크 절연막(26)은 산화막으로 형성하고, 상기 제2절연막 스페이서(28)은 질화막으로 형성한다. (도 2a참조)
그 다음, 전체표면 상부에 PSG, USG 또는 BPSG 산화막 등을 이용하여 제2층간절연막(30)을 형성하고 전면식각 또는 CMP공정으로 평탄화시킨다. (도 2b참조)
다음, 상기 제2층간절연막(30) 상부에 식각방지막(32)을 형성한다. 상기 식각방지막(32)은 상기 PSG, USG 또는 BPSG 산화막과 식각선택비 차이가 큰 실리콘질화막(Si3N4)을 사용하여 100 ∼ 2000Å 두께로 형성한다. (도 2c참조)
그 다음, 상기 식각방지막(32) 상부에 셀영역(Ⅰ)을 보호하되, 상기 셀영역(Ⅰ)에서 저장전극 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴(34)을 형성한다. (도 2d참조)
그리고, 상기 제1감광막 패턴(34)을 식각마스크로 사용하여 상기 식각방지막(32)을 식각한다.
다음, 상기 제1감광막 패턴(34)을 제거하고, 전체표면 상부에 제3층간절연막(36)을 형성한다. (도 2e참조)
그 다음, 상기 제3층간절연막(36) 상부에 상기 셀영역(Ⅰ)에서 저장전극으로 예정되는 부분을 노출시키는 제2감광막 패턴(38)을 형성한다. (도 2f참조)
다음, 상기 제2감광막 패턴(38)을 식각마스크로 사용하여 상기 제3층간절연막(36) 및 제2층간절연막(30)을 연속적으로 식각하여 저장전극 콘택홀(40)을 형성한다.
그 다음, 상기 제2감광막 패턴(38)을 제거한다. (도 2g참조)
다음, 전체표면 상부에 제2도전층(42)을 형성하되, 100 ∼ 2000Å 두께로 상기 저장전극 콘택플러그(22)와 접속되도록 형성한다. (도 2h참조)
그 다음, 상기 제2도전층(42) 상부에 제4층간절연막(44)을 형성하여 평탄화시킨다. (도 2i참조)
그 후,상기 제4층간절연막(44) 및 제2도전층(42)을 전면식각 또는 CMP공정으로 제거하여 상기 제2도전층(42)의 상부를 분리시킨다. (도 2j참조)
그 다음, 상기 제4층간절연막(44) 및 제3층간절연막(36)을 HF 등의 산화막 제거용 식각용액을 이용하여 습식식각공정으로 제거하여 실린더형 저장전극을 형성한다. (도 2k참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 모스전계효과 트랜지스터, 저장전극 콘택플러그 및 비트라인이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성한 다음, 상기 제1층간절연막 상부에 반도체기판의 셀영역에서 저장전극 콘택으로 예정되는 부분을 노출시키는 식각방지막을 형성하고, 그 상부에 제2층간절연막을 형성한 후 저장전극으로 예정되는 부분을 노출시키는 감광막 패턴을 식각마스크로 사용하여 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시킨 다음, 상기 저장전극 콘택플러그와 접속되는 저장전극을 형성함으로써 상기 반도체기판의 주변회로영역 상의 식각방지막을 제거하기 위한 별도의 사진공정을 생략할 수 있고, 상기 저장전극 콘택플러그와 접속되는 또 다른 저장전극 콘택을 형성하기 위한 공정없이 저장전극을 형성하여 공정을 단순화시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (7)

  1. 반도체기판 상부에 비트라인 콘택플러그 및 저장전극 콘택플러그가 구비된 제1층간절연막을 형성하는 공정과,
    상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하되, 상측에 마스크 절연막이 구비되고, 측벽에 절연막 스페이서가 구비되는 공정과,
    전체표면 상부에 제2층간절연막과 식각방지막을 형성하는 공정과,
    상기 식각방지막 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 제1 감광막 패턴을 형성하는 공정과,
    상기 제1감광막 패턴을 식각마스크로 하여 상기 식각방지막을 제거하고, 상기 제1감광막 패턴을 제거하는 공정과,
    전체표면상부에 제3층간절연막을 형성하는 공정과,
    상기 제3층간절연막 상부에 저장전극으로 예정되는 부분을 노출시키는 제2감광막 패턴을 형성하는 공정과,
    상기 제2감광막 패턴을 식각마스크로 사용하여 상기 제3층간절연막 및 제2층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키고, 상기 제2감광막 패턴을 제거하는 공정과,
    상기 저장전극 콘택플러그에 접속되는 도전층을 전체표면상부에 형성하는 공정과,
    상기 도전층 상부를 제4층간절연막으로 평탄화시키는 공정과,
    상기 제3층간절연막을 노출시킬때까지 상기 제4층간절연막 및 도전층을 전면 식각하는 공정과,
    상기 제4층간절연막과 제3층간절연막을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크 절연막은 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1층간절연막, 제2층간절연막, 제3층간절연막 및 제4층간절연막은 PSG, USG 또는 BPSG 산화막을 이용하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 식각방지막은 실리콘 질화막을 사용하여 100 ∼ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 도전층은 100 ∼ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제4층간절연막과 제3층간절연막의 식각공정을 CMP공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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