KR20000045450A - 반도체소자의 저장전극 형성방법 - Google Patents

반도체소자의 저장전극 형성방법 Download PDF

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KR20000045450A
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Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 실린더형 저장전극 형성공정시 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극으로 예정되는 부분을 노출시키는 저장전극 콘택홀이 구비되는 제1층간절연막, 식각방지막 및 반사방지막의 적층구조를 형성한 다음, 도전층을 형성하고, 전체표면 상부에 상기 식각방지막과 식각선택비 차이가 큰 제2층간절연막을 형성하여 상기 저장전극 콘택홀을 매립한 다음, 전면식각공정으로 상기 제2층간절연막, 식각방지막 및 도전층을 제거하여 도전층의 상부를 분리시키되, 소정 두께 리세스되도록한 다음, 상기 제2층간절연막을 제거하고 상기 도전층의 표면에 선택적으로 준안정다결정실리콘층(meta-stable polysilicon, MPS)를 형성한 후, 상기 식각방지막 및 제1층간절연막을 제거하여 실린더형 저장전극을 형성함으로써 저장전극간에 브리지가 발생하는 것을 방지하고 정전용량을 증가시키며 공정수율 및 소자동작의 신뢰성을 향상시키고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 저장전극 형성방법
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 특히 실린더형 저장전극의 형성공정시 전면식각방법으로 저장전극의 상부를 분리하되, 식각선택비차이가 큰 절연막을 사용함으로써 저장전극 간에 브리지가 발생하는 것을 방지하고, 저장전극의 표면에 준안정다결정실리콘층(meta-stable polysilicon, 이하 MPS 라 함)를 선택적으로 형성하여 정전용량을 증대시키는 방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
상기에서 식각방지막을 다결정실리콘으로 사용하는 경우, 이는 다시 식각방지막을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각기구를 가지는 다결정실리콘을 식각방지막으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서 또는 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고 있으나, 이 역시 0.18㎛ 이하의 디자인룰을 실현할 수 없는 문제점이 있다.
이하, 도시되어 있지는 않지만 종래기술에 대하여 설명하기로 한다.
먼저, 반도체기판에서 소자분리영역으로 예정되어 있는 부분상에 소자분리절연막을 형성하고, 상기 반도체기판의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 나머지 반도체기판에 게이트 산화막을 형성한다.
그 다음, 상기 게이트 산화막 상부에 제1마스크 절연막이 적층되어 있는 게이트 전극을 형성하고, 상기 제1마스크 절연막과 게이트 전극의 측벽에 제1절연막 스페이서를 형성한다.
다음, 상기 제1절연막 스페이서 양측 반도체기판에 불순물을 이온주입하여 소오스/드레인영역을 형성한다.
그 다음, 상기 구조의 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택플러그 및 제1저장전극 콘택플러그를 구비하는 제1층간절연막을 형성한다. 다음, 상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하되, 상기 비트라인의 상부에는 제2마스크 절연막이 적층되고, 상기 비트라인과 제2마스크 절연막의 측벽에는 제2절연막 스페이서가 형성된다.
그 다음, 전체표면 상부에 제2층간절연막을 형성하여 평탄화시킨다.
다음, 상기 제2층간절연막 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각마스크로 사용하여 상기 제2층간절연막을 식각함으로써 상기 제1저장전극 콘택플러그를 노출시키는 제1저장전극 콘택홀을 형성한다.
그 다음, 상기 제1감광막 패턴을 제거하고, 전체표면 상부에 상기 제1저장전극 콘택홀이 매립되도록 제1도전층을 형성한다.
다음, 상기 제1도전층을 전면식각 또는 CMP공정으로 제거하여 제2저장전극 콘택플러그를 형성한다.
그 다음, 전체표면 상부에 식각방지막을 형성한다.
다음, 상기 식각방지막 상부에 반도체기판의 셀영역을 보호하는 제2감광막 패턴을 형성하고, 상기 제2감광막 패턴을 식각마스크로 사용하여 상기 식각방지막을 제거하여 주변회로영역을 노출시킨다. 상기 식각방지막이 반도체기판의 주변회로영역에 남아 있으면 후속 열공정시 크랙(crack)을 유발시켜 금속배선 콘택의 형성공정시 식각정지막으로 작용하여 식각공정이 어려워진다.
그 다음, 상기 제2감광막 패턴을 제거하고, 전체표면 상부에 제3층간절연막을 형성한다.
그리고, 상기 제3층간절연막 상부에 저장전극으로 예정되는 부분을 노출시키는 제3감광막 패턴을 형성한다.
다음, 상기 제3감광막 패턴을 식각마스크로 사용하여 상기 제3층간절연막 및 식각방지막을 식각하여 상기 제2저장전극 콘택플러그를 노출시키는 제2저장전극 콘택홀을 형성한다.
그 다음, 상기 제3감광막 패턴을 제거하고 상기 구조 전표면에 상기 제2저장전극 콘택플러그와 접속되는 제2도전층을 소정 두께 형성한다.
다음, 상기 제2도전층 상부에 제4층간절연막을 형성하여 평탄화시킨다.
그 다음, 상기 제4층간절연막과 제2도전층을 전면식각 또는 CMP공정으로 제거하여 상기 제2도전층의 상부를 분리시킨다.
그 후, 상기 제4층간절연막 및 제3층간절연막을 제거하여 상기 제2도전층을 노출시킴으로써 실린더형 저장전극을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 저장전극 형성방법은, 반도체소자가 고집적화되어 감에 따라서 셀영역 및 소자간의 피치가 줄어들고, 저장전극의 표면적 또한 줄어들어 저장전극간에 브리지가 발생하기 쉽다. 충분한 정전용량의 확보를 위해서는 저장전극의 표면적을 넓혀야 하므로, 저장전극의 높이를 높게 형성하기 위해서는 저장전극 콘택플러그를 여러번에 걸쳐 형성한 후 저장전극을 형성하기 때문에 주변회로영역과 셀영역에 단차가 크게 발생한다. 또한, 저장전극의 상부를 분리시키기 위하여 CMP공정을 실시하지만, 이는 공정비용이 높고 공정 진행후 공정균일성 및 재현성이 불량하고 그로 인하여 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실린더형 저장전극 형성공정시 저장전극으로 예정되는 부분을 노출시키는 저장전극 콘택홀을 구비하는 제1층간절연막, 식각방지막 및 반사방지막의 적층구조를 형성한 다음, 도전층을 형성하고, 전체표면 상부에 상기 식각방지막과 식각선택비차이가 큰 제2층간절연막을 형성하여 상기 저장전극 콘택홀을 매립한 다음, 전면식각공정으로 상기 제2층간절연막, 식각방지막 및 도전층을 제거하여 도전층의 상부를 분리시키되, 소정 두께 리세스되도록한 다음, 상기 제2층간절연막을 제거하고 상기 도전층의 표면에 선택적으로 MPS를 형성한 다음, 상기 식각방지막 및 제1층간절연막을 제거하여 실린더형 저장전극을 형성함으로써 저장전극간에 브리지가 발생하는 것을 방지하고 정전용량을 증가시키며 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 13 : 소자분리절연막
15 : 게이트 절연막 17 : 게이트 전극
19 : 제1실리사이드막 21 : 제1마스크 절연막
22 : 소오스/드레인영역 23 : 제1절연막 스페이서
25 : 제1층간절연막 27 : 제1저장전극 콘택플러그
29 : 비트라인 콘택플러그 31 : 제1식각방지막
33 : 제2층간절연막 35 : 비트라인
36 : 제2실리사이드막 37 : 제2마스크 절연막
39 : 제2절연막 스페이서 41 : 제2저장전극 콘택플러그
43 : 제2식각방지막 45 : 제3층간절연막
47 : 제3식각방지막 49 : 반사방지막
51 : 저장전극 콘택홀 53 : 저장전극용 도전층
55 : 제4층간절연막 59 : MPS
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 저장전극 형성방법은,
소자분리절연막, 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그 및 제1저장전극 콘택플러그가 구비된 제1층간절연막을 형성하는 공정과,
상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,
상기 구조 전표면에 상기 제1저장전극 콘택플러그와 접속되는 제2저장전극 콘택플러그를 구비하는 제2층간절연막을 형성하는 공정과,
상기 반도체기판의 셀영역 상에 제1식각방지막을 형성하는 공정과,
상기 구조 전표면에 제3층간절연막, 제2식각방지막 및 반사방지막의 적층구조를 순차적으로 형성하는 공정과,
저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 사용하여 상기 적층구조 및 제1식각방지막을 식각하여 상기 제2저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,
상기 구조 전표면에 저장전극용 도전층을 형성한 다음, 제4층간절연막을 형성하여 상기 저장전극 콘택홀을 매립하는 공정과,
상기 제4층간절연막, 저장전극용 도전층 및 반사방지막을 전면식각공정을 제거하되, 상기 저장전극용 도전층을 소정 두께 리세스시키는 공정과,
상기 제4층간절연막을 제거하는 공정과,
상기 저장전극용 도전층 상부에 선택적으로 준안정다결정실리콘층을 형성하는 공정과,
상기 제2식각방지막 및 제3층간절연막을 소정두께 식각하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대해 설명하기로 한다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리절연막(13)을 형성한 다음, 상기 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 게이트 절연막(15)을 형성하고, 그 상부에 제1실리사이드막(19) 및 제1마스크절연막(21)이 적층되어 있는 게이트 전극(17)을 형성한 다음, 소오스/드레인영역(22)을 형성한 후, 상기 게이트 전극(17), 제1실리사이드막(19) 및 제1마스크 절연막(21)의 측벽에 제1절연막 스페이서(23)를 형성하여 모스전계효과 트랜지스터를 형성한다.
다음, 상기 구조 전표면에 상기 소오스/드레인영역(22)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택플러그(29) 및 제1저장전극 콘택플러그(27)가 구비되는 제1층간절연막(25)을 형성한다.
그 다음, 상기 비트라인 콘택플러그(29)와 접속되는 비트라인(35)을 형성하되, 상기 비트라인(35) 상부에는 제2실리사이드막(36)과 제2마스크 절연막(37)이 적층되어 있고, 그 측벽에는 제2절연막 스페이서(39)를 형성한다.
다음, 상기 구조 전표면에 상기 제1저장전극 콘택플러그(27)과 접속되는 제2저장전극 콘택플러그(41)가 구비되는 제1식각방지막(31)과 제2층간절연막(33)을 형성한다.
그 다음, 전체표면 상부에 제2식각방지막(43)을 형성하고, 상기 반도체기판(11)의 셀영역을 보호하는 셀마스크를 식각마스크로 사용하여 상기 제2식각방지막(43)을 식각한다. 이때, 상기 제2식각방지막(43)은 질화막을 사용하여 형성한다.
다음, 전체표면 상부에 제3층간절연막(45)을 형성하고, 그 상부에 제3식각방지막(47) 및 반사방지막(49)을 형성한다. 여기서, 상기 제3층간절연막(45)은 O3-BPSG(Ozon-borophospho silicate glass)막으로 형성한 후 열처리공정을 실시하고, 상기 제3식각방지막(47)은 상기 제3층간절연막(45)과 식각선택비 차이를 갖는 PE-TEOS(Plasma enhanced tetra ethyl ortho silicate glass)막으로 형성하며, 상기 반사방지막(49)은 산화질화막(oxy-nitride)으로 형성한다. (도 1참조)
그 다음, 상기 반사방지막(49) 상부에 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크(도시안됨)를 형성한 후, 상기 저장전극 마스크를 식각마스크로 사용하여 상기 반사방지막(49), 제3식각방지막(47), 제3층간절연막(45) 및 제2식각방지막(43)을 식각하여 상기 제2저장전극 콘택플러그(41)를 노출시키는 저장전극 콘택홀(51)을 형성한다. 이때, 상기 제2식각방지막(43)은 상기 식각공정에서 상기 비트라인(35)이 손상되는 것을 방지한다. (도 2참조)
다음, 전체표면 상부에 상기 제2저장전극 콘택플러그(41)와 접속되는 소정 두께의 저장전극 도전층(53)을 형성한다.
그 다음, 상기 저장전극 도전층(53) 상부에 상기 저장전극 콘택홀(51)을 매립하는 제4층간절연막(55)을 형성하되, 상기 제4층간절연막(55)은 PSG(phospho silicate glass)막으로 형성한다. (도 3참조)
다음, 상기 제4층간절연막(55), 저장전극 도전층(53) 및 반사방지막(49)을 전면식각공정으로 제거하여 상기 저장전극 도전층(53)의 상부를 분리시키되, 상기 저장전극 도전층(53)이 ⓐ 부분과 같이 소정 두께가 리세스되도록 한다.
그 다음, 상기 제4층간절연막(55)을 HF용액으로 습식식각하여 제거한다. 이때, 상기 제3식각방지막(47)과 제4층간절연막(55)간에 식각선택비 차이가 큰 HF용액을 사용하여 상기 제4층간절연막(55)을 식각하면 상기 제3식각방지막(47)에 의해 상기 제3층간절연막(45)이 보호되어 손실되지 않는다. 상기 제3식각방지막(47)을 구성하는 PE-TEOS막은 HF용액에 대하여 2.7Å/초의 식각율을 갖고, 상기 제4층간절연막(55)을 구성하는 PSG막은 HF용액에 대하여 66Å/초의 식각율을 갖는다.
다음, 상기 저장전극용 도전층(53)의 표면에 선택적으로 준안정다결정실리콘층(meta-stable polysilicon, 이하 MPS 라 함, 59)을 형성한다. 이때, 상기 도 4 의 ⓐ 부분과 같이 리세스된 저장전극용 도전층(53)에 MPS(59)를 형성함으로써 인접한 저장전극과의 브리지를 방지할 수 있고, 상기 MPS(59)를 형성함으로써 정전용량을 1.7배정도 증가시킬 수 있다. (도 6참조)
그 다음, 상기 제3식각방지막(47)과 제3층간절연막(45)을 소정 두께 제거하되, 상기 제3층간절연막(45)은 BOE(buffered oxide etchant)용액을 이용하여 제거한다. (도 7참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 실린더형 저장전극 형성공정시 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극으로 예정되는 부분을 노출시키는 저장전극 콘택홀을 구비하는 제1층간절연막, 식각방지막 및 반사방지막의 적층구조를 형성한 다음, 도전층을 형성하고, 전체표면 상부에 상기 식각방지막과 식각선택비차이가 큰 제2층간절연막을 형성하여 상기 저장전극 콘택홀을 매립한 다음, 전면식각공정으로 상기 제2층간절연막, 식각방지막 및 도전층을 제거하여 도전층의 상부를 분리시키되, 소정 두께 리세스되도록한 다음, 상기 제2층간절연막을 제거하고 상기 도전층의 표면에 선택적으로 MPS를 형성한 후, 상기 식각방지막 및 제1층간절연막을 제거하여 실린더형 저장전극을 형성함으로써 저장전극간에 브리지가 발생하는 것을 방지하고 정전용량을 증가시키며 공정수율 및 소자동작의 신뢰성을 향상시키고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (9)

  1. 소자분리절연막, 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그 및 제1저장전극 콘택플러그가 구비된 제1층간절연막을 형성하는 공정과,
    상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,
    상기 구조 전표면에 상기 제1저장전극 콘택플러그와 접속되는 제2저장전극 콘택플러그를 구비하는 제2층간절연막을 형성하는 공정과,
    상기 반도체기판의 셀영역 상에 제1식각방지막을 형성하는 공정과,
    상기 구조 전표면에 제3층간절연막, 제2식각방지막 및 반사방지막의 적층구조를 순차적으로 형성하는 공정과,
    저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 사용하여 상기 적층구조 및 제1식각방지막을 식각하여 상기 제2저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,
    상기 구조 전표면에 저장전극용 도전층을 형성한 다음, 제4층간절연막을 형성하여 상기 저장전극 콘택홀을 매립하는 공정과,
    상기 제4층간절연막, 저장전극용 도전층 및 반사방지막을 전면식각공정을 제거하되, 상기 저장전극용 도전층을 소정 두께 리세스시키는 공정과,
    상기 제4층간절연막을 제거하는 공정과,
    상기 저장전극용 도전층 상부에 선택적으로 준안정다결정실리콘층을 형성하는 공정과,
    상기 제2식각방지막 및 제3층간절연막을 소정두께 식각하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성반도체소자의 저장전극 형성방법.
  2. 제 1 항에 있어서,
    상기 제1식각방지막은 질화막으로 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
  3. 제 1 항에 있어서,
    상기 제3층간절연막은 O3-BPSG막으로 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
  4. 제 3 항에 있어서,
    상기 O3-BPSG막을 형성한 다음, 열처리공정을 실시하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
  5. 제 1 항에 있어서,
    상기 제2식각방지막은 PE-TEOS막으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  6. 제 1 항에 있어서,
    상기 반사방지막은 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  7. 제 1 항에 있어서,
    상기 제4층간절연막은 PSG막으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법
  8. 제 1 항에 있어서,
    상기 제4층간절연막은 상기 제2식각방지막과의 식각선택비를 이용하여 HF용액으로 습식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법
  9. 제 1 항에 있어서,
    상기 준안정다결정실리콘층은 상기 저장전극용 도전층 내부 및 소정 두께 리세스된 부분에 선택적으로 형성되는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
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* Cited by examiner, † Cited by third party
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KR100384779B1 (ko) * 2000-12-28 2003-05-22 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100699812B1 (ko) * 2000-08-25 2007-03-27 삼성전자주식회사 반도체 장치의 캐패시터 제조방법

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