KR20030059417A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하고, 전체표면 상부에 층간절연막을 형성한 다음, 상기 층간절연막을 평탄화시킨 후 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막을 제거하여 콘택홀을 형성한 다음, 전체표면 상부에 피복률이 낮은 질화막을 증착하고, 상기 질화막을 전면식각하여 상기 콘택홀을 노출시키는 동시에 상기 마스크절연막패턴 및 게이트전극 측벽에 절연막 패턴을 형성함으로써 후속 화학적 기계적 연마공정에 대한 공정 마진을 확보하고, 소자간의 절연 특성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 게이트전극 형성 후 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정에서 연마장벽으로 사용되는 동시에 게이트전극 간에 절연을 가능하게 하는 절연막을 형성하여 소자의 절연 특성 및 공정 마진을 향상시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 마스크절연막은 질화막 또는 산화막으로 형성된다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15)을 형성한다.
다음, 전체표면 상부에 절연막(21)을 소정 두께 형성한다. 이때, 상기 절연막(21)은 질화막 또는 산화막으로 형성될 수 있다.
그 다음, 상기 절연막(21) 상부에 층간절연연막(23)을 형성한 후 평탄화시킨다. (도 1a 참조)
다음, 상기 층간절연막(23) 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막패턴(25)을 형성한다.
그 다음, 상기 감광막패턴(25)을 식각마스크로 상기 층간절연막(23) 및 절연막(21)을 식각하여 콘택홀 및 절연막 스페이서(22)를 형성한다. (도 1b 참조)
그 후, 다결정실리콘층을 형성하고, 전면식각공정 또는 화학적 기계적 연마공정을 실시하여 폴리 플러그를 형성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 마스크절연막과 게이트전극 측벽에 형성되는 절연막 스페이서로서 질화막 또는 산화막을 이용하고 있으며, 소자 간의 절연을 위하여 마스크절연막과 절연막 스페이서의 두께는 일정 두께 이상 확보되어야 한다. 상기 질화막을 사용하는 경우 층간절연막의 식각공정 시 상기 질화막에 대하여 고선택비를 갖는 조건을 이용하여 질화막의 손실을 방지해야한다. 또한, 상기 산화막을 사용하는 경우 질화막에 비해 상대적으로 유전상수가 작기 때문에 기생 정전용량의 감소로 소자의 동작 속도가 빠르지만, 층간절연막과 식각선택비가 비슷하여 폴리 플러그를 형성하기 위한 CMP공정 시 연마장벽으로서 작용을 하지 못하기 때문에 디싱(dishing) 현상이 발생하거나 심한 경우 게이트전극을 노출시키는 등 공정 여유도를 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,
반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 소자분리절연막
15, 105 : 게이트절연막패턴 17, 107 : 게이트전극
19, 109 : 마스크절연막패턴 21, 115 : 절연막
22 : 절연막 스페이서 23, 111 : 층간절연막
25, 113 : 감광막패턴 116 : 절연막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
상기 마스크절연막패턴을 연마장벽으로 사용하는 화학적 기계적 연마공정으로 상기 층간절연막을 제거하는 공정과,
비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막을 제거하여 콘택홀을 형성하는 공정과,
전체표면 상부에 절연막을 형성하되, 상기 절연막의 두께는 상기 마스크절연막패턴 상부(a), 게이트전극 측벽(b), 콘택홀 저부(c) 순서로 점점 얇게 형성하는 공정과(a>b>c),
상기 절연막을 전면식각하여 상기 콘택홀 저부를 노출시키는 동시에 상기 마스크절연막패턴 및 게이트전극 측벽에 절연막패턴을 형성하는 공정과,
상기 마스크절연막패턴은 질화막으로 형성되는 것과,
상기 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 사용하여 50 ∼ 2000Å 두께로 형성되는 것과,
상기 절연막은 30 ∼ 70%의 피복률을 갖는 것과,
상기 절연막은 300 ∼ 900℃ 온도에서 증착되는 것과,
상기 절연막은 상기 층간절연막을 형성하기 전에 형성되는 것과,
상기 전면식각공정은 콘택홀 저부에 형성된 절연막의 두께를 타겟으로 하여실시되는 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(101)에 활성영역을 정의하는 소자분리절연막(103)을 형성한다.
다음, 상기 반도체기판(101) 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 마스크절연막은 질화막으로 형성된다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(109), 게이트전극(107) 및 게이트절연막패턴(105)을 형성한다. (도 2a 참조)
다음, 전체표면 상부에 층간절연막(111)을 형성한다. 이때, 상기 층간절연막(111)은 산화막으로 형성된다. (도 2b 참조)
그 다음, 상기 층간절연막(111)을 CMP공정으로 제거한다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(109)을 연마장벽으로 사용하여 실시되고, 상기 CMP공정 후 상기 층간절연막(111)은 상기 게이트전극(107) 사이에 남게 된다. (도 3c 참조)
다음, 전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막패턴(113)을 형성한다. (도 3d 참조)
그 다음, 상기 감광막패턴(113)을 식각마스크로 상기 층간절연막(111)을 제거하여 콘택홀(도시안됨)을 형성한다. 이때, 상기 식각공정은 상기 층간절연막(111)과 마스크절연막패턴(109) 간의 식각선택비 차이를 이용하여 실시된다.
다음, 상기 감광막패턴(113)을 제거한다.
그 다음, 전체표면 상부에 절연막(115)을 형성한다. 이때, 상기 절연막(115)은 실리콘 질화막 또는 실리콘 산화질화막을 이용하여 300 ∼ 900℃ 온도에서 50 ∼ 2000Å 두께로 형성된다.
상기 절연막(115)의 피복률(step coverage)는 30 ∼ 70%로 단차가 낮은 쪽으로 갈수록 얇게 형성되어, 상기 마스크절연막패턴(109) 상부(a), 게이트전극(105) 측벽(b) 및 콘택홀 저부(c) 순서의 두께로 점점 얇게 형성된다(a>b>c). (도 3e 참조)
다음, 상기 절연막(115)을 전면식각하여 상기 콘택홀 저부를 노출시키는 동시에 상기 마스크절연막패턴(109) 상부 및 게이트전극(107) 측벽에 절연막패턴(116)을 형성한다. 이때, 상기 전면식각공정은 상기 콘택홀 저부에 형성된 절연막(115) 두께(c)를 타겟으로 하여 실시된다. (도 3f 참조)
그 후, 다결정실리콘층을 형성하고, 전면식각공정 또는 화학적 기계적 연마공정을 실시하여 폴리 플러그를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하고, 전체표면 상부에 층간절연막을 형성한 다음, 상기 층간절연막을 평탄화시킨 후 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막을 제거하여 콘택홀을 형성한 다음, 전체표면 상부에 피복률이 낮은 질화막을 증착하고, 상기 질화막을 전면식각하여 상기 콘택홀을 노출시키는 동시에 상기 마스크절연막패턴 및 게이트전극 측벽에 절연막 패턴을 형성함으로써 후속 화학적 기계적 연마공정에 대한 공정 마진을 확보하고, 소자간의 절연 특성을 향상시키는 이점이 있다.

Claims (7)

  1. 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,
    전체표면 상부에 층간절연막을 형성하는 공정과,
    상기 마스크절연막패턴을 연마장벽으로 사용하는 화학적 기계적 연마공정으로 상기 층간절연막을 제거하는 공정과,
    비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막을 제거하여 콘택홀을 형성하는 공정과,
    전체표면 상부에 절연막을 형성하되, 상기 절연막의 두께는 상기 마스크절연막패턴 상부(a), 게이트전극 측벽(b), 콘택홀 저부(c) 순서로 점점 얇게 형성하는 공정과(a>b>c),
    상기 절연막을 전면식각하여 상기 콘택홀 저부를 노출시키는 동시에 상기 마스크절연막패턴 및 게이트전극 측벽에 절연막패턴을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크절연막패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 사용하여 50 ∼ 2000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막은 30 ∼ 70%의 피복률을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 절연막은 300 ∼ 900℃ 온도에서 증착되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 절연막은 상기 층간절연막을 형성하기 전에 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 전면식각공정은 콘택홀 저부에 형성된 절연막의 두께를 타겟으로 하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
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KR1020010088277A KR20030059417A (ko) 2001-12-29 2001-12-29 반도체소자의 제조방법

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