KR100333548B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 콘택플러그의 제조공정에서 모스전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 층간절연막을 형성하고, 다결정실리콘층을 형성한 다음 전면식각공정으로 상기 다결정실리콘층을 식각하여 비트라인 콘택플러그를 형성한 후 저장전극 콘택은 후속공정에서 별도로 형성함으로써 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 형성하는 공정보다 단순한 방법으로 비트라인 콘택플러그를 형성할 수 있고, 상기 모스전계효과 트랜지스터를 구성하는 게이트전극 상부에 절연막 두께를 감소시켜 전체적으로는 소자의 단차를 완만하게 형성하여 후속공정을 용이하게 실시하고 그에 따른 반도체소자의 특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 전면식각공정을 이용하여 콘택플러그를 형성하는 반도체소자의 제조방법에 관한 것이다.

최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R) 은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.

[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)로 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있다.

상기와 같이 소자의 고집적화에 따른 문제점을 해결하기 위하여 도전배선을 서로 연결시키고, 공정여유도를 증가시키기 위하여 비트라인과 저장전극 콘택을 형성하는 경우 콘택플러그를 사용하게 된다. 상기 콘택플러그는 게이트전극을 형성한 다음 비트라인 콘택과 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 층간절연막을 형성한 후, 전면에 다결정실리콘층을 형성한 다음, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 비트라인 콘택플러그와 저장전극 콘택플러그를 형성한다.

상기 다결정실리콘층을 CMP하는 경우 게이트전극이 CMP공정에 손상되지 않도록 식각장벽이 필요하기 때문에 1500 ∼ 1800 Å 두께의 절연막을 형성해야 한다. 이는 후속공정시 콘택홀 매립을 어렵게 한다.

또한, 상기 CMP공정시 CMP공정의 균일성 불량으로 인하여 게이트전극이 노출되면 자기정렬콘택(self aligned contact) 식각공정시 방어막의 작용을 하지 못하게 되어 소자의 특성을 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 비트라인 콘택플러그를 전면식각(etch back)공정을 사용하여 형성하여 게이트전극 상에 식각장벽의 두께를 감소시켜 단차를 감소시키고, 그에 따른 매립특성을 향상시키며 저장전극 콘택플러그없이 단순한 방법으로 저장전극을 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호 설명 >

11 : 반도체기판 13 : 게이트전극

15 : 산화막 스페이서 17 : 패드질화막

19 : 제1층간절연막 21 : 다결정실리콘층

22 : 비트라인 콘택플러그 23 : 식각방지막 패턴

25 : 비트라인 27 : 제2층간절연막

29 : 저장전극 콘택

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,

모스전계효과 트랜지스터가 구비되어 있는 반도체기판 상부에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 패드질화막과 제1층간절연막을 형성하는 공정과,

전체표면 상부에 도전층을 형성하는 공정과,

상기 도전층을 전면식각하여 상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성하는 공정과,

상기 구조 상부에 상기 비트라인 콘택플러그를 노출시키는 식각방지막을 형성하는 공정과,

상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,

상기 구조 전표면에 제2층간절연막을 형성하는 공정과,

저장전극 콘택마스크를 식각마스크로 사용한 식각공정으로 저장전극 콘택홀을 형성하는 공정과,

상기 저장전극 콘택홀을 매립하는 저장전극 콘택을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시안됨)을 형성한다.

다음, 전체표면 상부에 게이트 절연막(도시안됨)을 형성하고, 그 상부에 게이트전극(13)과 마스크절연막(도시안됨)의 적층구조를 형성한다.

상기 게이트전극(13)은 다결정실리콘층/실리사이드막의 구조로 형성하고, 상기 마스크절연막은 질화막을 사용하여 600 ∼ 800Å 두께로 형성한다.

그 다음, 상기 적층구조의 측벽에 산화막 스페이서(15)를 형성한다.

다음, 전체표면 상부에 패드질화막(17)을 형성한다. 여기서, 상기 패드질화막(17)은 후속 콘택공정에서 상기 반도체기판(11)이 손상되지 않도록 식각장벽 역할을 한다.

그 후, 상기 구조 상부에 제1층간절연막(19)을 형성하여 전표면을 평탄화시킨다. 이때, 상기 제1층간절연막(19)은 상기 패드질화막(17)과 식각선택비를 갖는 BPSG막을 사용하여 형성한다. (도 1참조)

그 다음, 상기 제1층간절연막(19) 상부에 상기 반도체기판(11)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크를 식각마스크로 사용하여 상기 제1층간절연막(19)과 패드질화막(17)을 식각함으로써 비트라인 콘택홀을 형성한다.

다음, 전체표면 상부에 다결정실리콘층(21)을 형성한다. (도 2참조)

그 후, 상기 다결정실리콘층(21)은 상기 제1층간절연막(19)과의 식각선택비차이를 이용한 전면식각(etch back)공정으로 제거하여 상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그(22)를 형성한다. 상기 전면식각공정은 건식식각방법으로 실시하고, 상기 전면식각공정시 상기 다결정실리콘층(21)과 제1층간절연막(19)과의 식각선택비에 의해 상기 제1층간절연막(19)의 손실이 방지된다. (도 3참조)

그 다음, 상기 구조 상부에 플라즈마 테오스(plasma enhanced tetra ethyl ortho silicate glass, 이하 PE-TEOS 라 함)막으로 식각방지막(도시안됨)을 형성한다.

그리고, 상기 비트라인 콘택플러그(22) 상에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 사용하여 상기 식각방지막을 식각하여 식각방지막패턴(23)을 형성한다.

그 후, 상기 비트라인 콘택플러그(22)와 접속되는 비트라인(25)한 다음, 전체표면 상부에 제2층간절연막(27)을 형성하여 평탄화시킨다. 상기 제2층간절연막(27)은 상기 식각방지막패턴(23)과 식각선택비를 갖는 BPSG막으로 형성한다. (도 4 참조)

다음, 상기 반도체기판(11)에서 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막(27), 식각방지막패턴(23), 제1층간절연막(19) 및 패드질화막(17)을 식각하여 저장전극 콘택홀을 형성한다.

그 후, 상기 구조 전표면에 저장전극 콘택플러그용 도전층을 형성하고, 전면식각공정을 실시하여 상기 저장전극 콘택홀을 매립하는 저장전극 콘택(29)을 형성한다. (도 5참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자의 콘택플러그의 제조공정에서 모스전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 층간절연막을 형성하고, 다결정실리콘층을 형성한 다음 전면식각공정으로 상기 다결정실리콘층을 식각하여 비트라인 콘택플러그를 형성한 후 저장전극 콘택은 후속공정에서 별도로 형성함으로써 CMP공정으로 형성하는 공정보다 단순한 방법으로 비트라인 콘택플러그를 형성할 수 있고, 상기 모스전계효과 트랜지스터를 구성하는 게이트전극 상부에 절연막 두께를 감소시켜 전체적으로는 소자의 단차를 완만하게 형성하여 후속공정을 용이하게 실시하고 그에 따른 반도체소자의 특성 및 공정수율을 향상시키는 이점이 있다.

Claims (5)

1. 모스전계효과 트랜지스터가 구비되어 있는 반도체기판 상부에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 패드질화막과 제1층간절연막을 형성하는 공정과,

   전체표면 상부에 도전층을 형성하는 공정과,

   상기 도전층을 전면식각하여 상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성하는 공정과,

   상기 구조 상부에 상기 비트라인 콘택플러그를 노출시키는 식각방지막을 형성하는 공정과,

   상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,

   상기 구조 전표면에 제2층간절연막을 형성하는 공정과,

   저장전극 콘택마스크를 식각마스크로 사용한 식각공정으로 저장전극 콘택홀을 형성하는 공정과,

   상기 저장전극 콘택홀을 매립하는 저장전극 콘택을 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 제1층간절연막은 BPSG막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 식각방지막은 PE-TEOS산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 전면식각공정은 건식식각방법으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 제2층간절연막은 BPSG막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.