KR20010005227A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체소자가 고집적화되어감에 따라 사용되는 비트라인 콘택플러그 및 저장전극 콘택플러그의 제조공정시 하부배선의 조밀도 및 토폴로지에 따라서 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하는 경우 그 식각균일도가 불량하기 때문에 하부배선의 밀도가 높지 않은 부분 상에 임의로 단차를 형성한 후 CMP공정을 실시하여 하부배선의 조밀도에 관계없이 식각 균일성을 확보함으로써 토폴로지(topology)를 균일하게 하여 후속공정을 용이하게 실시하고, 콘택플러그 간에 절연 특성을 향상시켜 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 소자의 밀집정도가 작은 주변회로영역 상에 임의로 단차를 형성한 후 CMP공정을 실시하여 식각균일도를 향상시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R) 은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있다.
이러한 이유로 256M DRAM의 제조에는 비트라인과 저장전극 콘택을 형성하는 경우 콘택플러그를 사용하게 된다. 상기 콘택플러그는 게이트전극을 형성한 다음 비트라인 콘택과 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 층간절연막을 형성하고, 전면에 도전층을 형성한 다음, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 비트라인 콘택플러그와 저장전극 콘택플러그를 형성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법은 CMP공정시 하부배선의 토폴로지 및 조밀도에 따라서 CMP공정의 균일성이 불량하여 디싱현상이 발생하여 상부배선과 하부배선 간에 쇼트를 유발하여 소자의 특성 및 공정수율을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 하부배선의 밀도가 높지 않은 부분 상에 임의적으로 도전층과 감광막의 적층구조의 단차를 형성하고 CMP공정을 실시하여 하부배선의 밀도에 관계없이 식각균일도를 향상시켜 소자간의 절연 특성이 저하되는 것을 방지하고, 토폴로지를 완만하게 형성하여 후속공정을 용이하게 실시하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
〈 도면의 주요부분에 대한 부호 설명 〉
11 : 반도체기판 13 : 게이트전극
15 : 게이트전극 17 : 마스크절연막
19 : 절연막 스페이서 21 : 층간절연막
23 : 제1감광막 패턴 25 : 도전층
27 : 제2감광막 패턴 29 : 콘택플러그
Ⅰ: 셀영역 Ⅱ : 주변회로영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
셀영역과 주변회로영역으로 형성되는 반도체기판 상부에 모스전계효과 트랜지스터를 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
상기 셀영역의 활성영역과 주변회로영역에서 금속배선 콘택마스크를 식각마스크로 사용하여 상기 층간절연막을 식각하는 공정과,
상기 구조 상부에 도전층을 형성하여 평탄화시키는 공정과,
상기 도전층 상부에 상기 주변회로영역에서 하부배선 밀도가 낮은 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 도전층을 식각하는 공정과,
상기 셀영역 상의 층간절연막 및 도전층과 주변회로영역 상의 층간절연막, 도전층 및 감광막 패턴을 CMP공정으로 식각하여 비트라인 콘택, 저장전극 콘택 및 금속배선 콘택으로 예정되는 부분과 접속되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 구비되는 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시안됨)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(13)을 형성하고, 그 상부에 게이트전극(15)과 마스크절연막(17)의 적층구조를 형성한 다음, 상기 적층구조의 측벽에는 절연막 스페이서(19)를 형성한다. 상기 게이트전극(15)은 다결정실리콘층과 텅스텐실리사이드구조로 형성되고, 상기 마스크절연막(17)과 절연막 스페이서(19)는 질화막으로 형성된다.
상기와 같은 공정이 실시된 후, 반도체기판(11)의 셀영역(Ⅰ)에는 일정한 간격으로 조밀하게 게이트전극이 형성되어 있으나, 주변회로영역(Ⅱ)에는 게이트전극이 일정한 간격으로 조밀하게 형성되어 있는 부분(a)이 있는 반면에 그렇지 않은 부분(b)도 형성된다.
그 다음, 전체표면 상부에 평탄화특성이 우수한 BPSG(borophospho silicate glass)막으로 층간절연막(21)을 형성하고, 상기 층간절연막(21) 상부에 비트라인 콘택과 저장전극 콘택 및 금속배선 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴(23)을 형성한다. 이때, 상기 제1감광막 패턴(23)은 셀영역(Ⅰ)에서는 소자분리영역을 제외한 모든 부분을 노출시키고, 주변회로영역(Ⅱ)에서는 금속배선 콘택으로 예정되는 부분을 노출시킨다. (도 1 참조)
다음, 상기 제1감광막 패턴(23)을 식각마스크로 사용하여 상기 층간절연막(21)을 식각하고, 상기 제1감광막 패턴(23)을 제거한다.
그 다음, 전체표면 상부에 도전층(25)을 형성한다. 상기 도전층(25)은 도프드 다결정실리콘층으로 형성한다. (도 2참조)
그 후, 상기 도전층(25) 상부에 상기 주변회로영역(Ⅱ)에서 게이트전극이 조밀하게 형성되지 않은 부분(b)을 보호하는 제2감광막 패턴(27)을 형성한다. (도 3참조)
다음, 상기 도전층(25)은 상기 제2감광막 패턴(27)을 식각마스크로 사용하여 플라즈마식각방법으로 제거한다. 상기 플라즈마식각공정 후, 상기 셀영역(Ⅰ)과 주변회로영역(Ⅱ)에서 게이트전극이 조밀하게 형성되어 있는 부분(a)에는 층간절연막(21) 내부에만 도전층(25)이 남아 있고, 주변회로영역(Ⅱ)에서 게이트전극이 조밀하게 형성되어 있지 않은 부분(b)에는 도전층(25)과 제2감광막 패턴(27)의 적층구조가 형성되어 단차가 형성된다. (도 4 참조)
그 다음, 상기 제2감광막 패턴(27)을 제거하지 않고 CMP공정을 실시하여 상기 셀영역(Ⅰ)과 주변회로영역(Ⅱ)에서 게이트전극이 조밀하게 형성되어 있는 부분(a)의 층간절연막(21) 및 도전층(25)과, 주변회로영역(Ⅱ)에서 게이트전극이 조밀하게 형성되어 있지 않은 부분(b)의 제2감광막 패턴(27), 도전층(25) 및 층간절연막(21)을 제거하여 비트라인 콘택과 저장전극 콘택으로 예정되는 부분과 접속되는 콘택플러그(29)를 형성한다. (도 5참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어감에 따라 사용되는 비트라인 콘택플러그 및 저장전극 콘택플러그의 제조공정시 하부배선의 조밀도 및 토폴로지에 따라서 CMP공정을 실시하는 경우 그 식각균일도가 불량하기 때문에 하부배선의 밀도가 높지 않은 부분 상에 임의로 단차를 형성한 후 CMP공정을 실시하여 하부배선의 조밀도에 관계없이 식각 균일성을 확보함으로써 토폴로지를 균일하게 하여 후속공정을 용이하게 실시하고, 콘택플러그 간에 절연 특성을 향상시켜 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (3)

  1. 셀영역과 주변회로영역으로 형성되는 반도체기판 상부에 모스전계효과 트랜지스터를 형성하는 공정과,
    전체표면 상부에 층간절연막을 형성하는 공정과,
    상기 셀영역의 활성영역과 주변회로영역에서 금속배선 콘택마스크를 식각마스크로 사용하여 상기 층간절연막을 식각하는 공정과,
    상기 구조 상부에 도전층을 형성하여 평탄화시키는 공정과,
    상기 도전층 상부에 상기 주변회로영역에서 하부배선 밀도가 낮은 부분을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 도전층을 식각하는 공정과,
    상기 셀영역 상의 층간절연막 및 도전층과 주변회로영역 상의 층간절연막, 도전층 및 감광막 패턴을 CMP공정으로 식각하여 비트라인 콘택, 저장전극 콘택 및 금속배선 콘택으로 예정되는 부분과 접속되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 모스전계효과 트랜지스터를 구성하는 게이트전극은 다결정실리콘층과 텅스텐실리사이드막의 적층구조에 마스크질화막이 적층되어 있고 그 측벽에 질화막 스페이서가 형성되어 있는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 도전층은 플라즈마식각공정으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
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