KR20000042482A - 반도체소자의 평탄화 방법 - Google Patents

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Abstract

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 평탄화막과 연마정지막을 순차적으로 여러번 적층한 다음, 화학적 기계적 연마(chemical mechanical polishing, CMP)공정을 실시하여 상기 반도체기판의 셀영역과 주변회로영역 간의 단차에 의하여 상기 셀영역의 가장자리부가 라운딩되는 것을 방지함으로써 상기 셀영역에 형성되는 캐패시터가 상기 셀영역의 중심부와 가장자리부에서 균일한 높이로 형성되어 균일한 정전용량을 갖도록하여 소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 평탄화방법
본 발명은 반도체소자의 평탄화방법에 관한 것으로서, 특히 모스전계효과 트랜지스터 및 비트라인이 형성되어 있는 반도체기판 상부에 평탄화막/연마정지막/평탄화막/연마방지막의 적층구조를 형성한 다음, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 셀영역과 주변회로영역간의 단차를 제거하여 상기 셀영역의 가장자리가 라운딩되는 것을 방지하여 후속공정을 용이하게 실시하는 방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.
이하 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 평탄화방법을 살펴보면 다음과 같다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 평탄화방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상에 소자분리 산화막(도시안됨)과 게이트산화막(도시안됨)을 형성하고, 게이트전극(12)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 제1평탄화막(15)을 형성한다. 상기 게이트 전극(12)의 상부에는 마스크 절연막(13)이 적층되어 있고, 그 측벽에는 절연막 스페이서(14)가 형성되어 있다.
다음, 상기 반도체기판(11) 상의 소오스/드레인전극 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 제1평탄화막(15)을 식각하여 비트라인 콘택홀을 형성한다.
그 다음, 상기 비트라인 콘택홀을 매립하는 비트라인(16)을 형성한다.
다음, 전체표면 상부에 상기 모스전계효과 트랜지스터와 비트라인(16)과 후속공정으로 형성되는 소자와의 절연을 위한 층간절연막(17)을 형성하고, 그 상부에 BPSG막 또는 PSG막으로 제2평탄화막(18)을 형성한다. 이때, 상기 모스전계효과 트랜지스터 및 비트라인(16) 등의 하부구조물이 형성되어 있는 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 간에는 'x' 만큼의 단차가 발생한다.
그 다음, 상기 제2평탄화막(18)을 BPSG막으로 형성하는 경우 고온에서 플로우시켜 평탄화시키고, PSG막을 사용하는 경우에는 열처리공정없이 CMP공정을 실시하여 평탄화시킨다. 상기 평탄화공정 후에도 셀영역(Ⅰ)과 주변회로영역(Ⅱ)간에는 'y' 만큼의 단차가 남게 된다.
다음, 상기 소오스/드레인전극 중 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2평탄화막(18), 층간절연막(17) 및 제1평탄화막(15)을 식각하여 저장전극 콘택홀을 형성하고, 전체표면 상부에 도전층을 형성한 다음, 전면식각공정 또는 CMP공정을 실시하여 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.
그 다음, 상기 저장전극 콘택플러그와 접속되는 캐패시터를 형성한다.
상기와 같은 종래기술에 따른 반도체소자의 평탄화방법은, 반도체소자가 고집적화되어감에 따라 워드라인 및 비트라인 등이 형성되어 있는 셀영역과 주변회로영역간에 단차가 심하게 발생하고, 상기 단차를 제거하기 위하여 평탄화막을 형성한 다음에도 평탄화를 위한 별도의 공정을 실시하여야 한다. 특히, 상기 평탄화막을 BPSG막으로 형성하는 경우 고온공정을 실시하여 상기 BPSG막을 플로우시키는데, 상기 고온공정시 상기 BPSG막이 유동성을 수반하여 하부의 비트라인 상부의 절연막이 손상되는 문제점이 있고, 고온공정이 불필요한 PSG막은 CMP공정을 실시하여 평탄화시키지만, 연마패드의 탄성 변형에 의하여 상기 셀영역 가장자리의 평탄화막에 라운딩현상이 발생하여 상기 셀영역의 중심부와 가장자리부분에서 도 1c 에 도시된 바와 같이 'z' 만큼의 높이 차이를 갖고, 불균일한 정전용량을 갖는 캐패시터가 형성되어 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 캐패시터를 형성하기 전에 평탄화막보다 연마속도가 작은 연마정지막을 평탄화막과 번갈아가면서 형성한 다음, CMP공정을 실시하여 셀영역의 가장자리에서 평탄화막이 라운딩되는 것을 방지하는 반도체소자의 평탄화방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 평탄화방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 평탄화방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 21 : 반도체기판 12, 22 : 게이트 전극
13, 23 : 마스크 절연막 14, 24 : 절연막 스페이서
15, 25 : 제1평탄화막 16, 26 : 비트라인
17, 27 : 층간절연막 18, 28 : 제2평탄화막
19, 32 : 저장전극 콘택플러그 29 : 제1연마정지막
30 : 제3평탄화막 31 : 제2연마정지막
Ⅰ : 셀영역 Ⅱ : 주변회로영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 평탄화방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1평탄화막을 형성하는 공정과,
상기 제1평탄화막 상부에 상기 제1평탄화막보다 연마속도가 작은 제1연마정지막을 형성하는 공정과,
상기 제1연마정지막 상부에 제2평탄화막을 형성하는 공정과,
상기 제2평탄화막 상부에 제2연마정지막을 형성하는 공정과,
상기 제2연마정지막, 제2평탄화막, 제1연마정지막 및 제1평탄화막을 화학적 기계적 연마방법으로 제거하여 평탄화시키는 공정과,
저장전극 콘택마스크를 식각마스크로 사용하여 상기 제1평탄화막을 식각하여 높이가 균일한 저장전극 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 평탄화방법을 도시한 단면도이다.
먼저, 반도체기판(21) 상에 소자분리 산화막(도시안됨)과 게이트산화막(도시안됨)을 형성하고, 게이트전극(22)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 제1평탄화막(25)을 형성한다. 상기 게이트 전극(22)의 상부에는 마스크 절연막(23)이 적층되어 있고, 그 측벽에는 절연막 스페이서(24)가 형성되어 있다.
다음, 상기 반도체기판(21) 상의 소오스/드레인전극 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 제1평탄화막(25)을 식각하여 비트라인 콘택홀을 형성한다.
그 다음, 상기 비트라인 콘택홀을 매립하는 비트라인(26)을 형성한다.
다음, 전체표면 상부에 층간절연막(27)을 형성하고, 상기 층간절연막(27) 상부에 상기 모스전계효과 트랜지스터 및 비트라인(26) 등의 하부구조물에 의해 상기 반도체기판(21)의 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 간의 단차를 제거하는 제2평탄화막(28)을 형성한다. 이때, 상기 제2평탄화막(28)은 PSG 또는 FSG막을 사용하여 3000 ∼ 10000Å 두께로 형성한다.
그 다음, 상기 제2평탄화막(28) 상부에 제1연마정지막(29)을 형성하되, 상기 제1연마정지막(29)은 상기 제2평탄화막(28)의 식각속도보다 1/3 ∼ 1/4 정도 느린 유.에스.지.(undoped silicate glass, 이하 USG 라 함) 산화막 계열의 피.이.-테오스(plasma enhanced tetra ethyl ortho silicate glass, 이하 PE-TEOS 라 함), 오존 테오스(ozon-tetra ethyl ortho silicate glass, 이하 O3-TEOS 라 함), 고밀도 플라즈마 산화막(high density plasma oxide), 플라즈마 산화막(plasma enhanced oxide) 또는 실리콘이 다량 포함된 산화막(Si rich oxide)을 사용하여 300 ∼ 3000Å 두께로 형성한다.
다음, 상기 제1연마정지막(29) 상부에 제3평탄화막(30)을 형성한다.
이때, 상기 제3평탄화막(30)은 상기 제2평탄화막(28)과 동일한 물질의 박막을 사용하여 1000 ∼ 8000Å 두께로 형성하거나, 상기 제1연마정지막(29)과 동일한 물질의 박막을 사용하여 1000 ∼ 10000Å 두께로 형성한다.
그 다음, 상기 제3평탄화막(30) 상부에 제2연마정지막(31)을 형성한다.
이때, 상기 제3평탄화막(30)을 제2평탄화막(28)과 동일한 물질의 박막으로 형성한 경우, 상기 제2연마정지막(31)은 상기 제2평탄화막(28)보다 연마속도가 1/3 ∼ 1/6정도 느린 Si3N4, SiON, PE-TEOS, O3-TEOS, 고밀도 플라즈마 산화막, 플라즈마 산화막 또는 실리콘이 다량 포함된 산화막을 사용하여 100 ∼ 4000Å 두께로 형성하거나, 상기 제2연마정지막(31)을 상기 제1연마정지막(29)과 동일한 물질의 박막으로 형성한 경우 상기 제3평탄화막(30)보다 연마속도가 1/3 ∼ 1/4정도 느린 Si3N4또는 SiON막을 사용하여 100 ∼ 4000Å 두께로 형성한다.
다음, 상기 제2연마정지막(31), 제3평탄화막(30), 제1연마정지막(29) 및 제2평탄화막(28)을 CMP공정을 실시하여 평탄화시킨다.
상기 CMP공정은 100 ∼ 150nm의 실리카 입자와 탈이온수(deionized water)가 혼합된 현탁액으로된 슬러리를 사용하여 실시한다. 이때, 상기 슬러리는 pH 9 ∼ 13이고, 100 ∼ 400ml/min의 유량을 갖는다.
다음, 상기 CMP공정으로 노출된 상기 제2평탄화막(28) 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다. 이때, 상기 감광막 패턴은 0.6 ∼ 10㎛ 두께로 형성되고, 상기 감광막 패턴을 형성하기 위한 노광공정은 i-라인, g-라인, 원자외선(deep ultra violet light), E-빔(E-beam) 또는 X-선을 광원으로 사용하여 실시한다.
그 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 제2평탄화막(28), 층간절연막(27) 및 제1평탄화막(25)을 식각하여 저장전극 콘택홀을 형성한다. 상기 식각공정은 습식식각공정, 플라즈마식각공정 또는 반응성 이온 식각방법을 사용하여 실시한다.
다음, 상기 제2평탄화막(28) 상부에 상기 저장전극 콘택홀이 매립되도록 도전층을 형성한 다음, 전면식각공정 또는 CMP공정을 실시하여 저장전극 콘택플러그(32)를 형성한다.
그 후, 상기 저장전극 콘택플러그(32)와 접속되는 캐패시터를 형성한다. 상기 캐패시터는 이너 실린더형 캐패시터(inner cylinder type capacitor), 이너 심플 스택형 캐패시터(inner simple stack type capacitor), 아우터 실린더형 캐패시터(outer cylinder type capacitor) 또는 아우터 심플 스택형 캐패시터(outer simple stack type capacitor)구조로 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 평탄화방법은, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 평탄화막과 연마정지막을 순차적으로 여러번 적층한 다음, CMP공정을 실시하여 상기 반도체기판의 셀영역과 주변회로영역 간의 단차에 의하여 상기 셀영역의 가장자리부가 라운딩되는 것을 방지함으로써 상기 셀영역에 형성되는 캐패시터가 상기 셀영역의 중심부와 가장자리부에서 균일한 높이로 형성되어 균일한 정전용량을 갖도록하여 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (9)

  1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1평탄화막을 형성하는 공정과,
    상기 제1평탄화막 상부에 상기 제1평탄화막보다 연마속도가 작은 제1연마정지막을 형성하는 공정과,
    상기 제1연마정지막 상부에 제2평탄화막을 형성하는 공정과,
    상기 제2평탄화막 상부에 제2연마정지막을 형성하는 공정과,
    상기 제2연마정지막, 제2평탄화막, 제1연마정지막 및 제1평탄화막을 화학적 기계적 연마방법으로 제거하여 평탄화시키는 공정과,
    저장전극 콘택마스크를 식각마스크로 사용하여 상기 제1평탄화막을 식각하여 높이가 균일한 저장전극 콘택홀을 형성하는 공정을 포함하는 반도체소자의 평탄화방법.
  2. 제 1 항에 있어서,
    상기 제1평탄화막은 PSG 또는 FSG막을 사용하여 3000 ∼ 10000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  3. 제 1 항에 있어서,
    상기 제1연마정지막은 PE-TEOS, O3-TEOS, 고밀도 플라즈마 산화막, 플라즈마 산화막 또는 실리콘이 다량포함된 산화막을 사용하여 300 ∼ 3000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  4. 제 1 항에 있어서,
    상기 제2평탄화막은 PSG 또는 FSG막을 사용하여 1000 ∼ 8000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  5. 제 1 항 또는 제 5 항에 있어서,
    상기 제2연마정지막은 Si3N4, SiON, PE-TEOS, O3-TEOS, 고밀도 플라즈마 산화막, 플라즈마 산화막 또는 실리콘이 다량 포함된 산화막을 사용하여 100 ∼ 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  6. 제 1 항에 있어서,
    상기 제2평탄화막은 PE-TEOS, O3-TEOS, 고밀도 플라즈마 산화막, 플라즈마 산화막 또는 실리콘이 다량포함된 산화막 등의 USG산화막을 사용하여 1000 ∼ 10000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 제2연마정지막은 Si3N4또는 SiON막을 사용하여 100 ∼ 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  8. 제 1 항에 있어서,
    상기 화학적 기계적 연마공정은 100 ∼ 150nm의 실리카 입자와 탈이온수(deionized water)가 혼합된 현탁액으로된 슬러리를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 평탄화방법
  9. 제 8 항에 있어서,
    상기 슬러리는 pH 9 ∼ 13 및 100∼ 400ml/min의 유량을 갖는 것을 특징으로 하는 반도체소자의 평탄화방법.
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