KR20020058288A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 듀얼 다마신(dual damascene) 공정에서 제1금속배선을 형성하고, 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하기 위한 식각공정 시 상기 제1금속배선 상부에 형성되는 식각방지막을 제거한 후 제2금속배선을 형성하기 위한 트랜치를 형성함으로써 상기 비아콘택홀 및 트랜치의 식각프로파일의 변형을 방지하고, 쓰루풋(through-put)을 향상시켜 소자의 공정 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 듀얼다마신공정에서 비아콘택홀을 형성공정 시 제1금속배선 상부에 형성된 식각방지막을 제거한 후 제2금속배선을 형성하기 위한 트랜치를 형성함으로써 소자의 공정 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
R = k*λ/NA
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
상기에서 식각방지막을 다결정실리콘으로 사용하는 경우, 이는 다시 식각방지막을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각기구를 가지는 다결정실리콘을 식각방지막으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서 또는 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고 있으나, 이 역시 0.18㎛ 이하의 디자인룰을 실현할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 제시되고있는 것이 질화막을 식각방지막으로 사용하는 SAC방법이다. 이 방법은 층간절연막과 식각방지막간의 식각선택비차가 5 : 1 이상으로 큰 조건에서 건식식각하여 질화막을 제거하여 콘택홀을 형성하는데, 상기 식각공정은 식각선택비를 증가시키기 위하여 다량의 폴리머를 발생시키는 C-H-F계 가스나 수소를 포함하는 가스를 불활성 가스와 혼합하여 사용한다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.
먼저, 소정의 하부구조물, 예를들어 소자분리 절연막(도시안됨)과 MOS FET(도시안됨) 및 캐패시터(도시안됨) 등이 형성되어 있는 반도체기판 상부에 하부절연막(11)을 형성한다.
다음, 상기 하부절연막(11) 상부에 제1금속배선(13)을 형성한다.
그 다음, 전체표면 상부에 제1식각방지막(15), 제1층간절연막(17), 제2식각방지막(19), 제2층간절연막(21), 제3식각방지막(23) 및 제1유기반사방지막(25)의 적층구조를 형성한다. 이때, 상기 제1식각방지막(15), 제2식각방지막(19) 및 제3식각방지막(23)은 질화막으로 형성하되, 상기 제1식각방지막(15)과 제3식각방지막(23)은 400 ∼ 500Å 두께로 형성하고, 상기 제2식각방지막(19)은 900 ∼ 1100Å 두께로 형성한다. 그리고, 상기 제1층간절연막(17)과 제2층간절연막(21)은 산화막을 이용하여 4000 ∼ 6000Å 두께로 형성하고, 상기 제1유기반사방지막(25)은 500 ∼ 700Å 두께로 형성한다.
다음, 상기 제1유기반사방지막(25) 상부에 비아콘택홀으로 예정되는 부분을 노출시키는 제1감광막패턴(27)을 형성한다. 상기 제1감광막패턴(27)은 DUV용 감광막을 이용하여 7000 ∼ 8000Å 두께로 형성한다. (도 1a 참조)
그 다음, 상기 제1감광막패턴(27)을 식각마스크로 상기 제1유기반사방지막(25), 제3식각방지막(23), 제2층간절연막(21),제2식각방지막(19) 및 제1층간절연막(17)을 순차적으로 식각하여 비아콘택홀(29)을 구비하는 제1유기반사방지막(25)패턴, 제3식각방지막(23)패턴, 제2층간절연막(21)패턴, 제2식각방지막(19)패턴 및 제1층간절연막(17)패턴을 형성한다.
다음, 상기 제1감광막패턴(27)과 제1유기반사방지막(25)패턴을 제거한다. 다음, ACT935, ACT970, ST250 또는 EKC640 등의 습식 케미칼(wet chemical)을 이용하여 세정공정을 실시한다. (도 1b 참조)
그 다음, 전체표면 상부에 제2유기반사방지막(31)을 500 ∼ 700Å 두께로 형성한다. 상기 제2유기반사방지막(31)은 상기 비아콘택홀(29) 저부에 노출되는 제1식각방지막(15) 상에도 형성된다.
다음, 상기 구조 상부에 제2금속배선으로 예정되는 부분을 노출시키는 제2감광막패턴(33)을 형성하되, 상기 비아콘택홀(29) 내부에도 상기 제2감광막패턴(33)을 잔존시켜 후속식각공정에서 제1금속배선(13)이 손상되는 것을 방지한다. (도 1c 참조)
그 다음, 상기 제2감광막패턴(33)을 식각마스크로 상기 제3식각방지막(23)패턴 상부의 제2유기반사방지막(31)과 제3식각방지막(23)패턴, 제2층간절연막(21)패턴을 식각하여 제2금속배선이 형성될 부분을 노출시키는 트렌치(35)를 형성한다.
다음, 상기 제2감광막패턴(33)과 제2유기반사방지막(31)을 제거한다.
그 다음, O2플라즈마 처리를 실시하여 전 공정에서 발생한 불소를 제거한다.
다음, ACT935, ACT970, ST250 또는 EKC640 등의 습식 케미칼(wet chemical)을 이용하여 세정공정을 실시한다. (도 1d 참조)
그 다음, 전면식각공정을 실시하여 상기 비아콘택홀(29) 저부의 제1식각방지막(15)을 제거하여 상기 제1금속배선(13)을 노출시킨다. 이때, 상기 제2식각방지막(19)과 제3식각방지막(23)패턴도 제거된다. (도 1e 참조)
그 후, 도시되어 있지는 않지만 전체표면 상부에 금속층을 형성한 후, 상기 금속층을 화학적 기계적 연마(chemical mechanical polishing, CMP) 또는 전면식공정으로 평탄화시켜 제1금속배선(13)에 접속되는 제2금속배선을 형성한다.
상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 제2금속배선이 형성될 트랜치를 형성한 후, 제1금속배선 상에 형성되는 식각방지막을 제거하기 위한 식각공정 시 상기 제1금속배선이 손상 될 수 있고, 상기 식각방지막의 식각속도가 늦기 때문에 식각공정 중 비아콘택홀 및 트랜치의 식각프로파일이 손상될 수 있고, 쓰루풋(through-put)이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, Al막을 배선재료로 사용하는 듀얼 다마신공정에서 비아콘택홀을 형성하기 위한 식각공정 시 제1금속배선 상부의 식각방지막을 제거하여 상기 제1금속배선을 노출시킨 후 제2금속배선을 형성하기 위한 트랜치를 형성함으로써 상기 비아콘택홀 및 트랜치의 식각프로파일의 변형을 방지하고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11, 101 : 하부절연막 13, 103 : 제1금속배선
15, 105 : 제1식각방지막 17, 107 : 제1층간절연막
19, 109 : 제2식각방지막 21, 111 : 제2층간절연막
23, 113 : 제3질화막 25, 115 : 제1유기반사방지막
27, 117 : 제1감광막패턴 29, 119 : 비아콘택홀
31, 121 : 제2유기반사방지막 33, 123 : 제2감광막패턴
35, 125 : 트랜치
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 하부절연막을 형성하는 공정과,
상기 하부절연막 상부에 제1금속배선을 형성하는 공정과,
상기 제1식각방지막, 제1층간절연막, 제2식각방지막, 제2층간절연막, 제3식각방지막 및 제1유기반사방지막의 적층구조를 형성하는 공정과,
상기 제1유기반사방지막 상부에 비아콘택으로 예정되는 부분을 노출시키는 제1감광막패턴을 형성하는 공정과,
상기 제1감광막패턴을 식각마스크로 상기 적층구조를 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,
상기 제1감광막패턴 및 제1유기반사방지막을 제거하는 공정과,
상기 제3식각방지막 상부 및 비아콘택홀 저부에 제2유기반사방지막을 형성하는 공정과,
전체표면 상부에 제2금속배선으로 예정되는 부분을 노출시키는 제2감광막패턴을 형성하되, 상기 제2감광막패턴은 상기 비아콘택홀 내부에도 형성되는 공정과,
상기 제2감광막패턴을 식각마스크로 상기 제3식각방지막 상부의 제2유기반사방지막, 제3식각방지막 및 제2층간절연막을 식각하여 트랜치를 형성하는 공정과,
상기 제2감광막패턴 및 제2유기반사방지막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.
먼저, 소정의 하부구조물, 예를 들어 소자분리 절연막(도시안됨)과 MOS FET(도시안됨) 및 캐패시터(도시안됨) 등이 형성되어 있는 반도체기판 상부에 하부절연막(11)을 형성한다.
다음, 상기 하부절연막(101) 상부에 제1금속배선(103)을 형성한다.
그 다음, 전체표면 상부에 제1식각방지막(105), 제1층간절연막(107), 제2식각방지막(109), 제2층간절연막(111), 제3식각방지막(113) 및 제1유기반사방지막(115)의 적층구조를 형성한다.
상기 제1식각방지막(105), 제2식각방지막(109) 및 제3식각방지막(113)은 질화막을 400 ∼ 500Å 두께로 형성한다.
그리고, 상기 제1층간절연막(107)과 제2층간절연막(111)은 산화막을 4000 ∼ 6000Å 두께로 형성한다. 또한, 상기 제1층간절연막(107)과 제2층간절연막(111)은 BCB, Flare, SiLK 등의 CxHyOz유기 저유전물질 또는 SiOC:H막, SiOC막, SiOF막, 실록산 SOG막, 실리케이트 SOG막, HSQ막, MSQ막, HOSP막, LOSP막 또는 FSG막 등의 무기저유전물질으로 형성할 수 있다. 상기 제3식각방지막(113)도 상기 무기저유전물질으로 형성될 수 있다.
상기 제1유기반사방지막(115)은 500 ∼ 700Å 두께로 형성한다.
다음, 상기 제1유기반사방지막(115) 상부에 비아콘택홀으로 예정되는 부분을노출시키는 제1감광막패턴(117)을 형성한다. 상기 제1감광막패턴(117)은 DUV용 감광막을 이용하여 7000 ∼ 8000Å 두께로 형성한다. (도 2a 참조)
그 다음, 상기 제1감광막패턴(117)을 식각마스크로 상기 제1유기반사방지막(115), 제3식각방지막(113), 제2층간절연막(111), 제2식각방지막(109), 제1층간절연막(107) 및 제1식각방지막(107)을 순차적으로 식각하여 비아콘택홀(119)을 구비하는 제1유기반사방지막(115)패턴, 제3식각방지막(113)패턴, 제2층간절연막(111)패턴, 제2식각방지막(109)패턴, 제1층간절연막(107)패턴 및 제1식각방지막(105)패턴을 형성한다.
이때, 상기 제1층간절연막(107)과 제2층간절연막(111)이 유기저유전물질인 경우, CxHy와 N2/H2혼합가스를 주식각가스로 사용하여 식각되고, 무기저유전물질인 경우 CxFy/CO/N2/Ar 혼합가스를 이용한 플라즈마 건식식각공정으로 식각된다. 또한, 상기 제1식각방지막(105)은 CF4/CHF3/Ar 혼합가스를 사용한 플라즈마 건식식각방법으로 제거하되, 바이어스 파워는 100∼300W의 낮은 전압을 사용함으로써 상기 제1금속배선(103)을 손상을 최소화한다. 또한, 상기 제1식각방지막(105)을 SiC막으로 형성하는 경우 CF4/CH3F/CO/Ar 혼합가스를 이용한 플라즈마 건식식각방법으로 제거한다. 이는 O2가스를 첨가하지 않고 CO 가스를 대신 사용하고, H 성분이 많이 첨가된 CH3F 가스를 사용하여 무기저유전물질의 표면 특성이 열화되는 것을 방지한다.
다음, 상기 제1감광막패턴(117)과 제1유기반사방지막패턴(116)을 제거한다.(도 2b 참조)
그 다음, 전체표면 상부에 제2유기반사방지막(121)을 500 ∼ 700Å 두께로 형성한다. 상기 제2유기반사방지막(121)은 상기 비아콘택홀(119) 저부에 노출되는 제1금속배선(103) 상에도 형성된다. 상기 제2유기반사방지막(121)을 비아콘택홀(119) 저부에도 형성함으로써 후속 식각공정 시 식각장벽으로 사용되어 상기 제1금속배선(105)이 손상되는 것을 방지한다.
다음, 상기 구조 상부에 제2금속배선으로 예정되는 부분을 노출시키는 제2감광막패턴(123)을 형성하되, 상기 비아콘택홀(119) 내부에도 상기 제2감광막패턴(123)을 잔존시켜 후속식각공정에서 제1금속배선(103)이 손상되는 것을 방지한다. (도 2c 참조)
그 다음, 상기 제2감광막패턴(123)을 식각마스크로 상기 제2유기반사방지막(121), 제3식각방지막패턴(114), 제2층간절연막패턴(112)을 식각하여 제2금속배선이 형성될 부분을 노출시키는 트렌치(125)를 형성한다.
다음, 상기 제2감광막패턴(123)과 제2유기반사방지막(121)을 제거하여 상기 제1금속배선(103)을 노출시킨다.
그 다음, ACT935, ACT970, ST250 또는 EKC640 등의 습식 케미칼(wet chemical)을 이용하여 세정공정을 실시한다. (도 2d 참조)
그 후, 도시되어 있지는 않지만 전체표면 상부에 금속층을 형성한 후, 상기 금속층을 화학적 기계적 연마(chemical mechanical polishing, CMP) 또는 전면식공정으로 평탄화시켜 제1금속배선(103)에 접속되는 제2금속배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 듀얼 다마신(dual damascene) 공정에서 제1금속배선을 형성하고, 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하기 위한 식각공정 시 상기 제1금속배선 상부에 형성되는 식각방지막을 제거한 후 제2금속배선을 형성하기 위한 트랜치를 형성함으로써 상기 비아콘택홀 및 트랜치의 식각프로파일의 변형을 방지하고, 쓰루풋을 향상시켜 소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (14)

  1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 하부절연막을 형성하는 공정과,
    상기 하부절연막 상부에 제1금속배선을 형성하는 공정과,
    상기 제1식각방지막, 제1층간절연막, 제2식각방지막, 제2층간절연막, 제3식각방지막 및 제1유기반사방지막의 적층구조를 형성하는 공정과,
    상기 제1유기반사방지막 상부에 비아콘택으로 예정되는 부분을 노출시키는 제1감광막패턴을 형성하는 공정과,
    상기 제1감광막패턴을 식각마스크로 상기 적층구조를 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,
    상기 제1감광막패턴과 제1유기반사방지막을 제거하는 공정과,
    상기 제3식각방지막 상부 및 비아콘택홀 저부에 제2유기반사방지막을 형성하는 공정과,
    전체표면 상부에 제2금속배선으로 예정되는 부분을 노출시키는 제2감광막패턴을 형성하되, 상기 제2감광막패턴은 상기 비아콘택홀 내부에도 형성되는 공정과,
    상기 제2감광막패턴을 식각마스크로 상기 제3식각방지막 상부의 제2유기반사방지막, 제3식각방지막 및 제2층간절연막을 식각하여 트랜치를 형성하는 공정과,
    상기 제2감광막패턴 및 제2유기반사방지막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1층간절연막과 제2층간절연막은 산화막을 이용하여 4000 ∼ 6000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1층간절연막과 제2층간절연막은 유기저유전물질 또는 무기저유전물질으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 유기저유전물질은 BCB, Flare 및 SiLK으로 이루어지는 군에서 임의로 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 무기저유전물질은 SiOC:H막, SiOC막, SiOF막, 실록산 SOG막, 실리케이트 SOG막, HSQ막, MSQ막, HOSP막, LOSP막 및 FSG막으로 이루어지는 군에서 임의로 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1식각방지막, 제2식각방지막 및 제3식각방지막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1식각방지막은 무기저유전물질으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1유기반사방지막과 제2유기반사방지막은 500 ∼ 700Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1층간절연막과 제2층간절연막이 유기저유전물질으로 형성되는 경우, CxHy와 N2/H2혼합가스를 주식각가스로 사용하는 식각공정으로 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1층간절연막과 제2층간절연막이 무기저유전물질으로 형성되는 경우, CxFy/CO/N2/Ar 혼합가스를 이용한 플라즈마 건식식각공정으로 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제1식각방지막은 CF4/CHF3/Ar 혼합가스를 사용하고, 100∼300W의 바이어스파워를 인가하는 플라즈마 건식식각방법으로 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제1식각방지막을 SiC막으로 형성하는 경우 CF4/CH3F/CO/Ar 혼합가스를 이용한 플라즈마 건식식각방법으로 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 제2감광막패턴과 제2유기반사방지막을 제거하고 습식케미칼을 이용한 세정공정을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 습식케미칼은 ACT935, ACT970, ST250 및 EKC640으로 이루어지는 군에서 임의로 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
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