KR100546192B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 랜딩플러그 분리를 위한 CMP이나 소자분리 공정에서의 CMP 또는 게이트전극 형성을 위한 CMP 등 기판이나 다결정실리콘층과 같은 실리콘이 노출되는 CMP 공정후에 실시하는 세정 공정에서 NH4OH 단독의 세정 공정을 실시하지 않아 실리콘의 손상을 최소화 하였으므로, 배선의 패턴불량이나, 콘택의 접촉불량, 기판 손상에 따른 소자으 동작 특성 저하등을 방지할 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1은 종래 기술에 따른 반도체소자의 SEM 사진.
도 2는 본 발명의 일실시예에 따른 반도체소자의 SEM 사진.
도 3은 본 발명의 다른 실시예에 따른 반도체소자의 SEM 사진.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 실리콘이 노출되는 화학 기계적 연마(chemical mrchanical polishing; 이하 CMP라 칭함) 공정에서의 실리콘 유실을 방지하여 도전배선 단선이나 배선 불량 또는 콘택 불량을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있다.
도시도이어있지는 않으나, 종래 기술에 따른 반도체소자의 제조방법중 랜딩플러그 형성공정을 살펴보면 다음과 같다.
먼저, 소정의 하부 구조물을 가지는 반도체기판상에 층간절연막을 형성하고, 상기 층간절연막을 평탄화 시킨 후, 랜딩플러그로 예정되어있는 부분상의 층간절연막을 선택 사진 식각하여 콘택홀을 형성한다.
그다음 상기 구조의 전표면에 랜딩플러그가 되는 다결정실리콘층을 도포하여 상기 콘택홀을 메운 후, 상기 다결정실리콘층을 CMP 식각하여 각각의 랜딩플러그로 독립된 다결정실리콘층 패턴을 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 랜딩플러그 형성을 위한 CMP 공정후, 파티클 제거를 위하여 CMP 장비에 설치되어있는 크린닝 장비로 상기의 반도체기판을 세정하게 되는데, 이때 NH3OH + HF 용액을 사용하게 된다.
그러나 상기의 세정 공정에서 실리콘이 손상되어 후속 공정에서 단선이나 콘택 불량, 소자의 동작 불량 등의 원인이된다.
도1은 CMP 공정후 소자분리 산화막 보다 게이트전극이 되는 다결정실리콘층이 많이 손상되어있는 것을 볼수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 실리콘이 노출되는 CMP 공정후에 실시되는 세정 공정을 개선하여 도전배선의 패턴 불량이나 기판 손상에 의한 소자의 동작불량등을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
도전배선을 구비하는 반도체소자의 제조시 실리콘을 노출시키는 CMP 공정을 실시하는 공정과,
상기 반도체기판을 HF + 순수 혼합액으로 세정하여 노출된 실리콘의 손상을 방지함에 있다.
또한 본 발명의 다른 특징은, 상기 HF + 순수 용액은 0.1∼10 : 90∼99.9 의 부피비로 혼합되되, HF 용액은 49% 농도의 용액이며, 상기 HF + 순수 용액 세정전에 NH4OH + H2O2 + 순수 혼합액으로 세정하는 공정을 구비하고, 상기 NH 4OH + H2O2 + 순수 혼합액은 부피비로 0.1∼10 : 1∼20 : 10∼70의 비로 혼합된 것이며, 이때 NH4OH 용액은 50%, H2O2 용액은 39% 농도의 용액이고, 상기 NH4OH + H2O2 + 순수 혼합액 공정후에 실시하는 HF + 순수 용액 세정시에 H2O2 가 추가 함유되어 있으며, 상기 HF + H2O2 + 순수 혼합액은 0.1∼10 : 0.1∼10 : 89∼99.8의 부피비 혼합 용액이고, HF와 H2O2 는 각각 49%, 39% 농도의 용액인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
먼저, 얕은 트랜치 소자분리 공정 후에 반도체기판이 노출되는 공정이나, 랜딩플러그 폴리 등과 같이 CMP 후에 실리콘이 노출되는 공정을 행하여 패턴을 형성한 후, 파티클 제거를 위한 세정 공정을 실시하되, NH3OH 용액 단독으로 세정하지 않고, 노출된 실리콘의 손실을 최소화하기 위하여 HF + 순수 혼합액으로의 세정만을 실시하거나, 이단계 세정으로서 일차로 NH4OH + H2O2 + 순수 혼합액으로 세정하고, 이차로 HF + 순수 혼합액으로 세정하거나, 다른 이단계 세정으로 일차로 NH4OH + H2O2 + 순수 혼합액으로 세정하고, 이차로 HF + H2O2 + 순수 혼합액으로 세정하여 실리콘손상을 최소화하였다.
여기서 NH4OH + H2O2 + 순수 혼합액은 부피비로 0.1∼10 : 1∼20 : 10∼70의 비로 혼합된 것이며, 이때 NH4OH 용액은 50%, H2O2 용액은 39% 농도의 용액이며, 상기 HF + 순수 용액은 0.1∼10 : 90∼99.9 의 부피비로 혼합된 것으로서, HF 용액은 49% 농도의 용액이다. 또한 HF + H2O2 + 순수 혼합액은 0.1∼10 : 0.1∼10 : 89∼99.8의 부피비 혼합 용액이고, H2O2 는 39% 농도의 용액이다.
도 2는 플레쉬 소자에서 게이트전극이 되는 다결정실리콘층 라인을 형성하고, HF + 순수 혼합액 세정만을 실시한 경우로서, 파티클은 제거되고, 실리콘은 거의 손상되지 않은 것을 알수 있다.
또한 도 3은 같은 단계에서 이단계 세정으로서 일차로 NH4OH + H2O2 + 순수 혼합액으로 세정하고, 이차로 HF + 순수 혼합액으로 세정한 경우로서 역시 실리콘의 손상이 거의 없는 것을 볼수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 랜딩플러그 분리를 위한 CMP이나 소자분리 공정에서의 CMP 또는 게이트전극 형성을 우한 CMP 등과 같이 기판이나 다결정실리콘층과 같은 실리콘이 노출되는 CMP 공정후에 실시하는 세정 공정에서 NH4OH 단독의 세정 공정을 실시하지 않아 실리콘의 손상을 최소화 하였으므로, 배선의 패턴불량이나, 콘택의 접촉불량, 기판 손상에 따른 소자으 동작 특성 저하등을 방지할 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 잇다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 도전배선을 구비하는 반도체소자의 제조시 실리콘을 노출시키는 CMP 공정을 실시하는 공정과,
    상기 반도체기판을 HF + 순수 혼합액으로 세정하여 노출된 실리콘의 손상을 방지하는 공정을 구비하고,
    상기 HF + 순수 용액 세정전에 NH4OH + H2O2 + 순수 혼합액으로 세정하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제3항에 있어서,
    상기 NH4OH + H2O2 + 순수 혼합액은 부피비로 0.1∼10 : 1∼20 : 10∼70의 비로 혼합된 것이며, 이때 NH4OH 용액은 50%, H2O2 용액은 39% 농도의 용액인 것을 특징으로하는 반도체소자의 제조방법.
  5. 제3항에 있어서,
    상기 NH4OH + H2O2 + 순수 혼합액 공정후에 실시하는 HF + 순수 용액 세정시에 H2O2 가 추가 함유되어 있는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제5항에 있어서,
    상기 HF + H2O2 + 순수 혼합액은 0.1∼10 : 0.1∼10 : 89∼99.8의 부피비 혼합 용액이고, HF와 H2O2 는 각각 49%, 39% 농도의 용액인 것을 특징으로하는 반도체소자의 제조방법.
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