KR20050041552A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 비트라인 콘택 형성시 전하저장전극 콘택 마스크를 사용하여 하부 전하저장전극 콘택도 함께 형성하고, 비트라인 콘택플러그 형성시 하부 전하저장전극 콘택플러그도 함께 형성한 후, 전하저장전극 콘택으로 상기 하부 전하저장전극 콘택플러그와 연결시켰으므로, 전하저장전극 콘택홀 식각 공정시 종횡비가 감소되어 식각 여유도가 증가되고, 비트라인과 전하저장전극 콘택간의 단락 가능성이 줄어들며, 갭필도 용이해져 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 콘택플러그를 전하저장전극 콘택 부분에도 형성하여 전하저장전극 콘택 형성시 식각 공정을 단축하여 콘택 면적 확보가 용이하고, 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 비트라인 콘택과 전하저장전극 콘택을 동시에 도시하고 있다.
먼저, 반도체기판(10)상에 소자분리 산화막(11)을 형성하여 활성영역을 정의하고, 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)를 이루는 게이트산화막(12)과, 게이트 하드마스크층(14) 패턴과 중첩되어있는 게이트전극(13)은 형성한 후, 상기 게이트 하드마스크층(14) 패턴과 게이트전극의 측벽에 질화막 재질의 절연 스페이서(도시되지 않음)를 형성하고, 상기 구조의 전표면에 제1 층간절연막(15)을 도포한 후, 평탄화 시킨다.
그다음 랜딩 플러그용 식각마스크를 사용한 사진 식각 공정으로 상기 제1 층간절연막(15)을 패턴닝하여 랜딩플러그 콘택홀을 형성하고, 상기 구조의 전표면에 랜딩플러그용 도전층을 도포하여 상기 콘택홀을 메운 후, 상기 도전층을 식각하여 각각의 콘택홀로 분리된 랜딩플러그(16)를 형성한다.
그후, 상기 구조의 전표면에 제2 층간절연막(17)을 도포한 후, 상기 랜딩플러그(16)에서 비트라인 콘택으로 예정되어있는 부분 상의 제2 층간절연막(17)을 제거하여 비트라인 콘택홀을 형성한 후, 상기 구조의 전표면에 도전층을 도포하여 상기 비트라인 콘택홀을 메운 후, 상기 도전층을 에치백하여 비트라인 콘택플러그(18)를 형성한다.
그다음 상기 비트라인 콘택플러그(18)와 접촉되는 비트라인(19)을 비트라인 하드마스크층(20) 패턴과 중첩되게 형성하고, 상기 비트라인(19)과 비트라인 하드마스크층(20) 패턴의 측벽에 절연 스페이서(21)를 형성한 후, 상기 구조의 전표면에 제3 층간절연막(22)을 도포하여 평탄화 시킨다.
그후, 상기 랜딩플러그(16)에서 전하저장전극 콘택으로 예정되어있는 부분상의 제3 및 제2층간절연막(22), (17)을 순차적으로 제거하여 전하저장전극 콘택홀을 형성하고, 상기 전하저장전극 콘택홀을 메우는 전하저장전극 콘택플러그(23)를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 전하저장전극 콘택홀 형성을 위한 식각 공정시 종횡비가 매우 크고, 비트라인과 전하저장전극 콘택간의 공정여유도가 작아 배선간 단락이 발생하고, 갭필이 어려워 전하저장전극의 접촉 특성이 악화되거나 불량 발생의 원인이 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 비트라인 콘택플러그 형성시 전하저장전극 콘택플러그의 하부 부분도 함께 형성하여 전하저장전극 콘택의 공정 여유도를 증가시켜 배선간 단락을 방지하고, 갭필을 용이하게하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판 상에 랜딩플러그를 구비하는 제1 층간절연막을 형성하는 공정과,
상기 랜딩플러그와 연결되는 비트라인 콘택플러그 및 하부 전하저장전극 콘택플러그를 구비하는 제2 층간절연막을 형성하는 공정과,
상기 비트라인 콘택플러그와 접촉되는 비트라인을 형성하는 공정과,
상기 하부 전하저장전극 콘택플러그와 접촉되는 상부 전하저장전극 콘택플러그를 구비하는 제3 층간절연막을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은,
반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 게이트 하드마스크층 패턴과 중첩되어 있는 게이트전극을 형성하는 공정과,
상기 게이트 하드마스크층 패턴과 게이트전극의 측벽에 절연 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제1 층간절연막을 형성하는 공정과,
상기 제1 층간절연막을 랜딩플러그 마스크를 이용한 사진 식각 방법으로 랜딩플러그 콘택홀을 형성하는 공정과,
상기 랜딩플러그 콘택홀을 메우는 랜딩플러그를 형성하는 공정과,
상기 구조의 전표면에 제2 층간절연막을 형성하는 공정과,
상기 제2 층간절연막을 비트라인 콘택 마스크와 전하저장전극 콘택 마스크를 사용하여 사진 식각하여 비트라인 콘택홀과 하부 전하저장전극 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 메우는 비트라인 콘택플러그와 하부 전하저장전극 콘택홀을 메우는 하부 전하저장전극 콘택플러그를 형성하는 공정과,
상기 비트라인 콘택플러그와 접촉되는 비트라인을 비트라인 하드마스크층 패턴과 중첩되게 형성하는 공정과,
상기 비트라인과 비트라인 하드마스크층 패턴의 측벽에 절연 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제3층간절연막을 형성하는 공정과,
상기 하부 전하저장전극 콘택플러그상의 제3 층간절연막을 제거하여 상부 전하저장전극 콘택홀을 형성하는 공정과,
상기 상부 전하저장전극 콘택홀을 메우는 상부 전하저장전극 콘택플러그를 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(30)상에 소자분리 산화막(31)을 형성하여 활성영역을 정의한 후, MOS FET의 게이트산화막(32)을 형성하고, 상기 게이트산화막(32)상에 게이트전극(33)을 형성하되, 게이트 하드마스크층(34) 패턴과 중첩되도록 형성하고, 상기 게이트 하드마스크층(34) 패턴과 게이트전극의 측벽에 질화막 재질의 절연 스페이서(도시되지 않음)를 형성한 후, 상기 구조의 전표면에 제1 층간절연막(35)을 도포한 후, 평탄화 시킨다.
그다음 랜딩 플러그용 식각마스크를 사용한 사진 식각 공정으로 상기 제1 층간절연막(35)을 패턴닝하여 랜딩플러그 콘택홀을 형성하고, 상기 구조의 전표면에 랜딩플러그용 도전층을 도포하여 상기 콘택홀을 메운 후, 상기 도전층을 식각하여 각각의 콘택홀로 분리된 랜딩플러그(36)를 형성한다.
그후, 상기 구조의 전표면에 제2 층간절연막(37)을 도포한 후, 비트라인 콘택 마스크와 전하저장전극 콘택 마스크를 이용하여 두차례 노광하는 방법으로 상기 랜딩플러그(36)에서 비트라인 및 전하저장전극 콘택으로 예정되어있는 부분 상의 제2 층간절연막(37)을 제거하여 비트라인 콘택홀과 하부 전하저장전극 콘택홀을 형성한 후, 상기 구조의 전표면에 장벽금속층인 Ti/TiN 층과 플러그 물질인 W층을 순차적으로 도포하여 상기 콘택홀들을 메운 후, 상기 W층과 장벽금속층을 순차적으로 에치백하여 비트라인 콘택플러그(38)와 하부 전하저장전극 콘택플러그(45)를 형성한다. 상기 두차례 노광은 감광막을 한번만 사용하는 것이며, 두차례 사진 식각할수도 있다. (도 2a 참조).
그다음 상기 비트라인 콘택플러그(38)와 접촉되는 비트라인(39)을 제2 층간절연막(37)상에 형성하되, 비트라인 하드마스크층(40) 패턴과 중첩되게 형성하고, 상기 비트라인(39)과 비트라인 하드마스크층(40) 패턴의 측벽에 절연 스페이서(41)를 형성한 후, 상기 구조의 전표면에 제3 층간절연막(42)을 도포하여 평탄화 시킨다. (도 2b 참조).
그후, 상기 하부 전하저장전극 콘택플러그(45) 상의 제3 층간절연막(42)을 제거하여 상부 전하저장전극 콘택홀을 형성하고, 상기 상부 전하저장전극 콘택홀을 통하여 상기 하부 전하저장전극 콘택플러그(45)와 접촉되는 상부 전하저장전극 콘택플러그(43)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 비트라인 콘택 형성시 전하저장전극 콘택 마스크를 사용하여 하부 전하저장전극 콘택도 함께 형성하고, 비트라인 콘택플러그 형성시 하부 전하저장전극 콘택플러그도 함께 형성한 후, 전하저장전극 콘택으로 상기 하부 전하저장전극 콘택플러그와 연결시켰으므로, 전하저장전극 콘택홀 식각 공정시 종횡비가 감소되어 식각 여유도가 증가되고, 비트라인과 전하저장전극 콘택간의 단락 가능성이 줄어들며, 갭필도 용이해져 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 11, 31 : 소자분리 산화막
12, 32 : 게이트산화막 13, 33 : 게이트전극
14, 34 : 게이트 하드마스크층 15, 35 : 제1 층간절연막
16, 36 : 랜딩플러그 17, 37 : 제2 층간절연막
18, 38 : 비트라인 콘택플러그 19, 39 : 비트라인
20, 40 : 비트라인 하드마스크층 21, 41 : 절연 스페이서
22, 42 : 제3 층간절연막
23, 42, 45 : 전하저장전극 콘택플러그

Claims (2)

  1. 반도체기판 상에 랜딩플러그를 구비하는 제1 층간절연막을 형성하는 공정과,
    상기 랜딩플러그와 연결되는 비트라인 콘택플러그 및 하부 전하저장전극 콘택플러그를 구비하는 제2 층간절연막을 형성하는 공정과,
    상기 비트라인 콘택플러그와 접촉되는 비트라인을 형성하는 공정과,
    상기 하부 전하저장전극 콘택플러그와 접촉되는 상부 전하저장전극 콘택플러그를 구비하는 제3 층간절연막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 반도체기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 게이트 하드마스크층 패턴과 중첩되어 있는 게이트전극을 형성하는 공정과,
    상기 게이트 하드마스크층 패턴과 게이트전극의 측벽에 질화막 재질의 절연 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제1 층간절연막을 형성하는 공정과,
    상기 제1 층간절연막을 랜딩플러그 마스크를 이용한 사진 식각 방법으로 랜딩플러그 콘택홀을 형성하는 공정과,
    상기 랜딩플러그 콘택홀을 메우는 랜딩플러그를 형성하는 공정과,
    상기 구조의 전표면에 제2 층간절연막을 형성하는 공정과,
    상기 제2 층간절연막을 비트라인 콘택 마스크와 전하저장전극 콘택 마스크를 사용하여 사진 식각하여 비트라인 콘택홀과 하부 전하저장전극 콘택홀을 형성하는 공정과,
    상기 비트라인 콘택홀을 메우는 비트라인 콘택플러그와 하부 전하저장전극 콘택홀을 메우는 하부 전하저장전극 콘택플러그를 형성하는 공정과,
    상기 비트라인 콘택플러그와 접촉되는 비트라인을 비트라인 하드마스크층 패턴과 중첩되게 형성하는 공정과,
    상기 비트라인과 비트라인 하드마스크층 패턴의 측벽에 절연 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제3층간절연막을 형성하는 공정과,
    상기 하부 전하저장전극 콘택플러그상의 제3 층간절연막을 제거하여 상부 전하저장전극 콘택홀을 형성하는 공정과,
    상기 상부 전하저장전극 콘택홀을 메우는 상부 전하저장전극 콘택플러그를 형성하는 공정을 구비하는 반도체소자의 제조방법.
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