KR100546168B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 비트라인 콘택플러그를 장벽금속층과 W층으로 형성하는 공정시 식각 공정은 CMP 공정으로 진행하며, 과수량을 제한하여 W층의 심 발생이나 장벽금속층의 손상을 방지하였으므로, 패턴 불량이나, 비트라인의 캐패시턴스 증가를 방지할 수 있다.
Description
도 1a은 종래 기술에 따른 반도체소자의 단면 SEM 사진.
도 1b는 종래 기술에 따른 반도체소자의 CD-SEM 사진.
도 1c는 종래 기술에 따른 반도체소자의 TEM 사진.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도.
도 3a 내지 도 3e는 본 발명에 따라 CMP 공정중 과수량에 따른 반도체소자의 TEM 사진.
도 4a은 본 발명에 따른 반도체소자의 단면 SEM 사진.
도 4b는 본 발명에 따른 반도체소자의 CD-SEM 사진.
도 4c는 본 발명에 따른 반도체소자의 TEM 사진.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 게이트산화막
14 : 게이트전극 16 : 하드마스크층
18 : 절연 스페이서 20 : 하부 층간절연막
22 : 랜딩플러그용 도전층 24 : 상부 층간절연막
26 : 장벽금속층 28 : W층
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 콘택플러그의 손실을 방지하여 소자의 불량발생을 방지하고 콘택 저항 증가나 비트라인 캐패시턴스의 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 기술에 따른 반도체소자의 제조 방법을 살펴보면 다음과 같다.
먼저, 반도체기판상에 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)를 이루는 게이트산화막과, 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성한 후, 상기 하드마스크층 패턴과 게이트전극의 측벽에 질화막 재질의 절연 스페이서를 형성하고, 상기 구조의 전표면에 하부 층간절연막을 도포한 후, 평탄화 시킨다.
그다음 랜딩 플러그용 식각마스크를 사용한 사진 식각 공정으로 상기 하부 층간절연막을 패턴닝하여 랜딩플러그 콘택홀을 형성하고, 상기 구조의 전표면에 랜딩플러그용 도전층을 도포하여 상기 콘택홀을 메운 후, 상기 도전층을 식각하여 각각의 콘택홀로 분리된 랜딩플러그를 형성한다.
그후, 상기 구조의 전표면에 상부 층간절연막을 도포한 후, 상기 랜딩플러그에서 비트라인 콘택으로 예정되어있는 부분 상의 상부 층간절연막을 제거하여 비트 라인 콘택홀을 형성한다.
그다음 상기 구조의 전표면에 장벽금속층인 Ti/TiN 층과 플러그 물질인 W층을 순차적으로 도포하여 상기 콘택홀을 메운 후, 상기 W층과 장벽금속층을 순차적으로 에치백하여 비트라인 콘택플러그를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 비트라인 콘택플러그 형성을 위한 W 에치후의 장벽금속층 에치백 공정시 콘택홀 내부의 장벽금속층이 심하게 손상되어 도 1a 내지 도 1c 에서 볼 수 있는 바와 같이 장벽금속층이 손실되고, W의 중심에 심이 발생하여 전기적 단선이 발생하거나, 후속 비트라인의 캐패시턴스가 증가되어 공정수율 및 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
더욱이 0.1㎛ 이하의 디자인 룰을 가지는 소자에서는 장벽금속층이 콘택플러그 물질의 30% 이상의 두께를 차지하여 불량 발생이 가중된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 비트라인 콘택플러그 형성시 장벽금속층과 콘택플러그 물질의 손상을 방지하여 전기적 단선이나, 비트라인의 캐패시턴스 증가에 의한 소자의 특성 저하를 방지할 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
소정 하부 구조물이 형성되어 있는 반도체기판상에 비트라인 콘택홀을 구비하는 층간절연막을 형성하는 공정과,
상기 구조의 전표면에 일정 두께의 장벽금속층과 콘택플러그용 텅스텐 도전층을 순차적으로 형성하는 공정과,
H2O2가 0.1∼5 wt% 첨가된 슬러리를 사용하여 상기 층간절연막 상의 콘택플러그용 텅스텐 도전층과 장벽금속층을 CMP 하여 상기 비트라인 콘택홀을 매립하는 장벽금속층 및 도전층 패턴으로 콘택플러그를 형성하는 공정을 수행하는 공정을 구비함에 있다.
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또한 본발명의 다른 특징은, 상기 장벽금속층이 Ti, TiN 또는 Ti/TiN 적층 구조이며, 상기 층간절연막은 BPSG, PSG 또는 SOD 이고, 상기 층간절연막은 1000-10000Å 두께이며, 상기 CMP 공정에서 슬러리의 H2O2는 0.1∼5 w% 이고, 슬러리는 pH1-9 의 산성 슬러리이며, 상기 CMP 공정에서 슬러리는 콜로이달 실리카 베이스의 연마제를 사용하고, 상기 CMP 공정에서 슬러리는 구연산을 0.01 ∼10w% 포함하며, 상기 CMP 공정 이후에 잔류물 제거를 위한 클리닝 공정을 실시하되, NH4OH 또는 HF를 사용하여 1-60초 동안 실시함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 앞서 종래 기술에 설명한 바와 같이, 반도체기판(10)상에 MOS FET의 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 하드마스크층(16) 패턴과 중첩되어있는 게이트전극(14)을 형성한 후, 상기 하드마스크층(16) 패턴과 게이트전극(14)의 측벽에 질화막 재질의 절연 스페이서(18)를 형성한다. 여기서 상기 하부 층간절연막(20) 도포전에 식각장벽층을 형성할 수도 있다.
그후, 상기 구조의 전표면에 하부 층간절연막(20)을 도포한 후, 평탄화 시킨다. (도 2a 참조).
그다음 랜딩 플러그용 식각마스크를 사용한 사진 식각 공정으로 상기 하부 층간절연막(20)을 패턴닝하여 랜딩플러그 콘택홀을 형성하고, 상기 구조의 전표면에 랜딩플러그용 도전층(22)을 도포하여 상기 콘택홀을 메운다. (도 2b 참조).
그후, 상기 도전층(22)을 에치백이나 CMP 등의 방법으로 식각하여 각각의 콘택홀로 분리된 도전층(22) 패턴으로된 랜딩플러그를 형성한다. (도 2c 참조).
그다음 상기 구조의 전표면에 상부 층간절연막(24)을 도포한 후, 상기 랜딩플러그에서 비트라인 콘택으로 예정되어있는 부분상의 상부 층간절연막(24)을 제거하여 비트라인 콘택홀을 형성하고, 상기 구조의 전표면에 Ti, TiN 또는 Ti/TiN 적층 구조의 장벽금속층(26)과 플러그 물질인 W층(28)을 순차적으로 도포하여 상기 비트라인 콘택홀을 메운다. 여기서 상기 상부 층간절연막(24)은 랜딩플러그 형성을 위한 식각 공정에서의 토폴로지를 완화할 수 있도록 BPSG, PSG 또는 SOD 등을 사용하여 토폴로지에 의한 후속 공정의 영향을 최소화하고, 그 두께를 1000-10000Å 정도로 한다. (도 2d 참조).
그 후, 상기 상부 층간절연막(24)상의 W층(28)과 장벽금속층(26)을 CMP 공정으로 제거하여 W층(28) 및 장벽금속층(26) 패턴으로된 비트라인 콘택플러그를 형성한다. 이때 상기 CMP 공정은 W층(28)의 심을 방지할 수 있도록 슬러리의 H2O2를 0.1∼5 wt% 로 감소시키며, 금속용 슬러리를 사용하지 않고, pH1-9 정도의 슬러리 를 사용하며, 산성 슬러리는 콜로이달 실리카 베이스의 연마제를 사용하고, 산성 슬러리에 구연산을 0.01∼10wt% 포함시켜 사용한다. 여기서 과수를 5wt% 이내로 제한하는 것은 도 3a 내지 도 3e에 도시되어 있는 바와 같이 슬러리내의 과수 량이 증가하면 W층의 심이 커지는 것을 알 수 있다.
그다음 CMP 공정시에 형성된 잔류물을 제거하기 위한 클리닝 공정을 실시한다. 여기서 상기 클리닝 공정은 NH4OH 또는 HF를 사용하며, HF 사용시 W 의 심이 커지는 것을 방지하기 위하여 클리닝 시간을 1∼60초 정도로 제한한다. (도 2e 참조).
이와 같이 본 발명에 따라 형성된 콘택플러그는 도 4a 내지 도 4c에 도시되어있는 바와 같이 장벽금속층의 손상이나 W층의 심 발생이 방지되는 것을 알수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 비트라인 콘택플러그를 장벽금속층과 W층으로 형성하는 공정시 식각 공정은 CMP 공정으로 진행하여 W층의 심 발생이나 장벽금속층의 손상을 방지하였으므로, 패턴 불량이나, 비트라인의 캐패시턴스 증가를 방지할 수 있는 이점이 있다.
Claims (9)
- 소정의 하부 구조물이 형성된 반도체기판상에 비트라인 콘택홀을 구비하는 층간절연막을 형성하는 공정과,상기 구조의 전표면에 일정 두께의 장벽금속층과 콘택플러그용 텅스텐 도전층을 순차적으로 형성하는 공정과,H2O2가 0.1∼5 wt% 첨가된 슬러리를 사용하여 상기 층간절연막 상의 콘택플러그용 텅스텐 도전층과 장벽금속층을 CMP 하여 상기 비트라인 콘택홀을 매립하는 장벽금속층 및 도전층 패턴으로 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 장벽금속층이 Ti, TiN 또는 Ti/TiN 적층 구조인 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 BPSG, PSG 및 SOD로 이루어지는 군에서 임의로 선택되는 하나의 재질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 1000-10000Å 두께인 것을 특징으로하는 반도체소자의 제 조방법.
- 제 1 항에 있어서,상기 CMP 공정에서 슬러리는 pH1-9 의 슬러리인 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 CMP 공정에서 슬러리는 콜로이달 실리카 베이스의 연마제를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 CMP 공정에서 슬러리는 구연산을 0.01∼10w% 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 CMP 공정 이후에 잔류물 제거를 위한 클리닝 공정을 실시하되, NH4OH 또는 HF를 사용하여 1∼60초 동안 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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| KR1020030075104A KR100546168B1 (ko) | 2003-10-27 | 2003-10-27 | 반도체소자의 제조방법 |
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