KR100733262B1 - 반도체 소자의 도전 플러그 제조방법 - Google Patents

반도체 소자의 도전 플러그 제조방법 Download PDF

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Abstract

상대적으로 낮은 집적 밀도 부분에 형성되는 도전 플러그 표면의 패턴 의존성 디펙트를 방지할 수 있는 반도체 소자의 도전 플러그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 도전 플러그 제조방법은, 다층 금속 배선이 구비된 반도체 기판을 준비한다. 상기 반도체 기판상부에 층간 절연막을 형성한다음, 상기 다층 금속 배선 중 최종 금속 배선이 노출되도록 층간 절연막을 소정 부분 식각하여 비아홀을 형성한다. 상기 비아홀이 충진되도록 도전층을 증착한 후, 상기 층간 절연막이 노출되도록 도전층을 화학적 기계적 연마하여 플러그를 형성한다. 이때, 상기 도전층의 화학적 기계적 연마 단계는 3200Å 내지 5000Å/min의 연마 속도를 갖는 연마 패드를 이용하여 진행하는 것이 바람직하다. 또한, 상기 연마 패드는 80 내지 120㎛의 비교적 작은 직경을 가지면서, 그 내부가 패브릭 형태로 구성되어 있는 패드, 예컨대 TWI 패드가 이용됨이 바람직하다.
화학적 기계적 연마, 연마 패드, 패브릭, 기공, 연마속도

Description

반도체 소자의 도전 플러그 제조방법{Method for manufacturing conductive plugs}
도 1은 패턴 의존성 디펙트가 발생된 플러그의 평면을 보여주는 사진이다.
도 2a는 아이솔레이션 영역상의 도전 플러그를 보여주는 사진이고, 도 2b는 패턴 밀집 지역의 도전 플러그를 보여주는 사진이다.
도 3a는 패턴 의존성 디펙트가 발생된 도전 플러그의 단면을 보여주는 사진이고, 도 3b는 디펙트 발생 부분의 성분을 보여주기 위한 TEM(transmission electron microscope) 분석 결과 그래프이며, 도 3c는 도전 플러그의 성분을 보여주기 위한 TEM 분석 결과그래프이다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 도전 플러그 제조방법을 보여주는 각 공정별 단면도이다.
도 5a는 본 발명의 도전 플러그 제조시 사용되는 TWI 연마 패드의 내부 형태를 보여주는 사진이고, 도 5b는 종래의 도전 플러그 제조시 사용되었던 로델 연마 패드의 내부 형태를 보여주는 사진이다.
본 발명은 반도체 소자의 도전 플러그 제조방법에 관한 것으로, 보다 구체적으로는 패턴 밀도가 낮은 영역에 형성되는 플러그 표면에 발생되는 디펙트를 방지할 수 있는 텅스텐 플러그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증대됨에 따라, 다층 배선 기술이 제안되었으며, 이러한 다층의 금속 배선을 전기적으로 상하 연결하기 위하여 도전 플러그(plug) 기술이 도입되었다. 상기 도전 플러그로는 우수한 도전 특성을 가지면서도 층간 매립 특성이 우수한 텅스텐(W) 물질이 주로 사용되고 있다.
상기 도전 플러그는 콘택홀 또는 비아홀 내부가 충진되도록 도전층을 충진하는 단계 및 상기 도전층을 평탄화하는 단계로 형성될 수 있다. 상기 도전층을 평탄화하는 방법으로는 대표적으로 에치백(etchback) 방식 및 CMP(chemical vapor deposition) 방식이 있으며, 현재에는 CMP 방식으로 대부분 평탄화되고 있다. 여기서, 상기 도전층의 두께 및 도전층의 CMP 조건은 각 레벨(level, 혹은 각 층)별로 서로 상이할 수 있다.
또한, 상기 도전 플러그는 적층 레벨에 따라 집적 밀도의 차이가 있다. 즉, 반도체 기판과 1차 배선을 연결시키는 도전 플러그는 매우 높은 집적 밀도로 형성되지만, 상기 상층 배선간을 연결하는 도전 플러그는 다층 금속 배선의 목적과 마찬가지로, 상층 금속 배선으로 갈수록 집적 밀도가 다소 여유가 있다. 이는 상층 배선간을 연결하는 도전 플러그는 여러개의 금속 배선과 연결되어 있음을 의미하며, 이에 따라 그 중요도 역시 매우 높다.
그런데, 상기와 같이 여러 배선간을 연결하는 상층 도전 플러그, 특히, 제 5 금속 배선과 제 4 금속배선을 연결하는 제 5 플러그 및 제 6 금속배선과 제 5 금속 배선을 연결하는 제 6 플러그의 표면에, 도 1과 같이 패턴 의존성 디펙트(defect), 일명 블랙홀 디펙트(black hole defect)가 발생되는 문제점이 있다. 이러한 패턴 의존성 디펙트는 이후 형성될 금속 배선과의 접촉 불량을 야기하여 반도체 소자의 전기적 신뢰성을 저하시키거나 심할 경우 동작 불량을 유발하게 된다.
이러한 패턴 의존성 디펙트는 그 명칭에서도 의미하는 바와 같이 패턴 밀도, 즉 플러그의 집적 밀도에 기인되는 디펙트로서, 상대적으로 패턴 밀도가 낮은 부분에 주로 발생된다. 상기 패턴 의존성 디펙트(D)는 도 1에 도시된 바와 같이, 하얗게 표시되어야 하는 도전 플러그 부분에 검은색을 띠는 것으로 보여진다. 또한, 플러그의 중심 표면보다 가장자리로 향할수록 더욱 심하게 나타나는 것으로 관찰되었다.
이에 따라, 본 발명의 발명자들은 상기한 패턴 의존성 디펙트의 원인 및 분포 등을 알아내기 위하여, 플러그의 제조 공정, 제조 장비(예컨대, CMP 장비 및 CMP 패드) 및 플러그 물질 전반에 걸쳐 검사를 실시하였으며, 이러한 검사에 의해 다음과 같은 원인들을 알아냈었다.
우선, 상기 패턴 의존성 디펙트의 대부분은 상대적으로 연마 속도가 낮은 로델 패드(Rodel pad)를 사용하는 경우 대부분 나타났다. 이와 같이 연마 속도가 늦은 패드를 사용하면, CMP 공정 시간이 길어진다. 이로 인해, 상대적으로 층간 절연막 부분이 먼저 노출되는 집적 밀도가 낮은 부분의 플러그 부분이, 집적 밀도가 높은 부분의 플러그 보다 더 오랜 시간 CMP 처리가 이루어지게 되어, 상기와 같은 디 펙트가 발생되는 것으로 추정된다. 여기서, 마이크로 로딩 이펙트(μ-loading effect)로 잘 알려진 바와 같이 집적 밀도가 여유가 있는 부분은 집적 밀도가 높은 부분에 비해 상대적으로 식각 속도 및 연마 속도가 빠르다.
상기 집적 밀도가 상대적으로 낮은 부분은 예를 들어, 아이솔레이션 영역일 수 있다. 즉, 도 2a는 아이솔레이션 영역상의 도전 플러그를 보여주고, 도 2b는 패턴 밀집 지역, 예컨대, 셀 영역의 도전 플러그를 보여주는 사진이다. 도 2a 및 도 2b에 의하면, 아이솔레이션 영역과 패턴 밀집 지역(예컨대, 셀 영역)을 동시에 CMP하면, 아이솔레이션 영역(a)에 도전 플러그가 먼저 형성되는 것을 보여준다. 도 2a에서 화살표는 노출된 도전 플러그를 나타낸다.
또한, 상기 로델 패드는 슬러리와 웨이퍼간의 화학적 반응 효과를 증대시키기 위하여 포러스(porous) 구조로 형성되면서, 내부의 기공(pore)이 약 50~120㎛정도의 비교적 작은 사이즈를 갖는다. 그러나, 이렇게 패드 내부가 다수의 기공 형태를 가지므로 슬러리의 흡수 효율이 떨어져 다량의 슬러리와 다량의 케미컬이 요구된다. 이렇게 다량의 슬러리 및 케미컬이 요구되는 상태에서 장시간 CMP 공정을 진행하게 되면, 상대적으로 층간 절연막이 빨리 노출되는 도전 플러그(집적 밀도가 낮은 영역에 형성되는 도전 플러그)의 유실이 더욱 심하게 발생된다.
더욱이, 상기 패턴 의존성 디펙트는 도전 플러그의 상부면이 움푹 패이게 되는 형태로 나타날 수 있다. 이렇게 패인 부분에는 연마 공정중 발생되는 찌거기, 예컨대, 슬러리 입자, 텅스텐 물질들이 및 특히 산화물질이 잔류하게 되어, 후속 배선 공정시 콘택 저항을 증대시키거나 콘택 불량을 일으키는 직접적인 원인이 된 다. 여기서, 도 3a는 패턴 의존성 디펙트가 발생된 도전 플러그의 단면을 보여주는 사진이고, 도 3b는 디펙트 발생 부분의 성분을 보여주기 위한 TEM(transmission electron microscope) 분석 결과 그래프이며, 도 3c는 도전 플러그의 성분을 보여주기 위한 TEM 분석 결과그래프이다. 도 3b에 의하면, 도전 플러그의 상면 부분에서 다량의 산소, 탄소, 질소, 티타늄 성분이 검출되었으며, 이 결과 상기 디펙트 부분에 상기와 같이 공정중 찌거기 및 산화 물질이 잔류하는 것을 예측할 수 있다.
부수적으로 상기 패턴 의존성 디펙트는 비아홀 가장자리 부분이 중심에 비해 도전층이 덜 증착되기 때문에 발생될 수 있고, 나아가, CMP 공정시 중심보다 가장자리로 갈수록 연마 속도가 빨라지고, 산화가 빨리 일어나므로써 상기와 같은 디펙트가 발생될 수 있다.
따라서, 본 발명의 목적은 상대적으로 낮은 집적 밀도 부분에 형성되는 도전 플러그 표면의 패턴 의존성 디펙트를 방지할 수 있는 반도체 소자의 도전 플러그의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상층 배선간을 연결하는 텅스텐 플러그를 제조하기 위한 CMP 공정시 텅스텐 플러그 표면에 발생되는 블랙홀 디펙트를 방지할 수 있는 반도체 소자의 도전 플러그의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 도전 플러그 제조방법은 다음과 같다. 먼저, 다층 금속 배선이 구비된 반도체 기판 을 준비한다. 상기 반도체 기판상부에 층간 절연막을 형성한다음, 상기 다층 금속 배선 중 최종 금속 배선이 노출되도록 층간 절연막을 소정 부분 식각하여 비아홀을 형성한다. 상기 비아홀이 충진되도록 도전층을 증착한 후, 상기 층간 절연막이 노출되도록 도전층을 화학적 기계적 연마하여 플러그를 형성한다. 이때, 상기 도전층의 화학적 기계적 연마 단계는 3200Å 내지 5000Å/min의 연마 속도를 갖는 연마 패드를 이용하여 진행하는 것이 바람직하다.
또한, 상기 연마 패드는 80 내지 120㎛의 비교적 작은 직경을 가지면서, 그 내부가 패브릭 형태로 구성되어 있는 패드, 예컨대 TWI 패드가 이용됨이 바람직하다.
상기 비아홀에 의해 노출되는 금속 배선은 제 4 금속 배선(4번째층 금속 배선) 이상임이 바람직하다.
또한, 상기 플러그를 형성하는 단계 이후에, 상기 플러그 표면을 세정하는 단계를 더 포함할 수 있다. 상기 플러그 표면을 세정하는 단계는, 플러그 표면의 잔재물을 제거하는 단계, 및 플러그 표면의 산화물을 제거하는 단계를 포함할 수 있다. 여기서, 상기 잔재물을 제거하는 단계는 NH4OH 용액으로 세정하는 단계일 수 있고, 상기 산화물을 제거하는 단계는 HF 용액으로 세정하는 단계일 수 있다. 또한, 상기 산화물의 세정 단계 이후 잔재물 세정 단계를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 도전 플러그 제조방법은, 다층 금속 배선을 구비한 반도체 기판을 준비한다음, 상기 반도체 기판 상부에 층간 절연막을 형성한다. 그후, 상기 다층 금속 배선 중 최종 금속 배선이 노출되도록 층간 절연막을 소정 부분 식각하여 비아홀을 형성한다음, 상기 비아홀이 충진되도록 도전층을 증착한다. 그 후에 상기 층간 절연막이 노출되도록 도전층을 화학적 기계적 연마하여 플러그를 형성하고, 상기 플러그 표면을 세정한다. 여기서, 상기 플러그 표면을 세정하는 단계는, 상기 플러그 표면의 잔재물을 1차적으로 제거하는 단계, 상기 플러그 표면의 산화물을 제거하는 단계 및 상기 플러그 표면의 잔재물을 2차적으로 제거하는 단계를 포함한다.
본 실시예에 의하면, 금속 배선간, 특히 상층 배선(제 4 금속 배선 이상의 배선)간을 연결하는 비아 플러그 형성시, 3200Å/min 이상의 연마 속도를 가지면서, 상대적으로 큰 기공 사이즈를 가지면서 내부는 패브릭 구조로 된 연마 패드를 이용하여 CMP 공정을 진행한다.
상기와 같이 상대적으로 빠른 연마 속도를 갖는 연마 패드를 이용함에 따라, 패턴 밀집도에 구애없이 CMP를 진행할 수 있어, 아이솔레이션과 같이 플러그가 드물게 형성된 영역의 플러그 표면의 디펙트 발생을 방지할 수 있다. 아울러, 연마 속도가 증대됨에 따라 플러그의 센터 및 가장자리간 연마 차이도 감소시킬 수 있다.
또한, 큰 기공 사이즈를 가지면서 패브릭 구조로 된 연마 패드를 사용함으로써, 슬러리의 흡수율이 개선되어, 케미컬 공급량 및 슬러리를 줄일 수 있다. 이에 의해 슬러리로 인한 표면 디펙트를 감소시킬 수 있다.
아울러, 본 실시예에서는 플러그 형성후, NH4OH 세정/HF 세정/NH4OH 세정 처리로 텅스텐 플러그의 표면에 발생된 산화물 성분을 포함한 잔류물을 제거하므로써, 상기 블랙홀 디펙트를 한층 감소시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도 4a 및 도 4b는 본 발명의 실시예를 설명하기 위한 반도체 소자의 단면도이다.
도 4a를 참조하여, 다층 금속 배선(M1∼M4)이 형성되어 있는 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 도면에는 도시되지 않았지만, MOS 트랜지스터를 포함할 수 있으며, 상기 MOS 트랜지스터의 각 전극 영역과 연결되는 금속 배선이 마련되어 있다. 본 실시예에서는 예를 들어 제 1 금속 배선부터 제 4 금속 배선(M1∼M4)까지 형성되어 있는 상태이며, 상기 다층 금속 배선(M1∼M4) 각각은 층간 절연막(110,120,130)을 두고 절연되어 있다. 또한, 제 1 금속 배선(M1)과 제 2 금속 배선(M2)은 제 1 플러그(V1)에 의해 서로 전기적으로 연결되고, 제 2 금속 배선(M2)과 제 3 금속 배선(M3)은 제 2 플러그(V2)에 의해 전기적으로 연결되며, 제 3 금속 배선(M3)과 제 4 금속 배선(M4)은 제 3 플러그(V3)에 의해 전기적으로 연결되어 있다.
제 4 금속 배선(M4)이 형성되어 있는 반도체 기판(100) 결과물 상부에 층간 절연막(140)을 증착한다음, 상기 제 4 금속 배선(M4)이 노출되도록 상기 층간 절연 막(140)을 식각하여, 비아홀(h)을 형성한다. 그후, 상기 비아홀(h)이 충진될 수 있도록 텅스텐 금속막(150)을 소정 두께로 증착한다.
다음으로, 도 4b를 참조하여, 상기 텅스텐 금속막(150)이 상기 비아홀(h)내에 매립될 수 있도록 CMP 공정을 실시하여, 제 4 텅스텐 플러그(155)를 형성한다.
종래에는 CMP 공정시 연마 속도가 상대적으로 늦은 로델 패드(3000Å이하/min)를 사용하였기 때문에 패턴 의존성 디펙트, 즉, 블랙홀 디펙트가 발생되었다. 하지만 본 실시예에서는 3200Å/min 이상의 연마 속도, 바람직하게는 3200 내지 5000Å/min의 연마속도를 갖는 패드, 예컨대 TWI 패드를 사용하여 CMP 공정을 진행하였다. 상기와 같이 상대적으로 빠른 연마 속도를 갖는 패드를 사용하게 되면, 전체적인 처리 시간이 20여초 이상 감축되어, 아이솔레이션 영역의 도전 플러그가 상대적으로 먼저 노출되더라도, 상기 도전 플러그가 슬러리에 노출되는 시간을 단축시킬 수 있다. 이에 따라, 패턴 의존성 디펙트를 감소시킬 수 있다.
또한, 플러그의 중심 및 가장자리에 형성되는 두께가 일부 상이하고, 가장자리의 연마 속도가 상대적으로 빠르다 하더라도, 전체적인 연마 속도가 개선되었으므로, 두께 및 연마 균일도 차이가 상기 패턴 의존성 디펙트에 큰 영향을 미치지 않게 된다.
또한, 상기 TWI 패드는 도 5a에 도시된 바와 같이, 기공 사이즈가 약 80 내지 120㎛로 상대적으로 크며, 그 내부가 패브릭(fabric) 형태로 되어 있다. 이렇게 패드 내부가 상대적으로 큰 기공 사이즈를 가지면서 패브릭 형태로 구성되면, 종래의 로델 패드(도 5a 참조) 보다 슬러리 흡수율이 증대되어, 케미컬 공급량을 줄일 수 있어, 다량의 슬러리 및 케미컬로 인한 디펙트를 방지할 수 있다.
상기와 같이 제 4 텅스텐 플러그(155)를 완료한 후, 플러그(155) 표면에 발생될 수 있는 불순물을 제거하기 위하여, 세정 처리를 실시한다. 여기서 상기 세정 처리는 도 4b의 화살표로 표시되었다. 본 실시예에서의 세정 처리는 제 4 텅스텐 플러그(155) 표면에 발생할 수 있는 금속 잔재, 슬러리 잔재뿐만 아니라 기생 산화물 성분을 모두 제거할 수 있도록, 1차적으로 금속 잔재 또는 슬러리 잔재들과 같은 잔재물들을 제거하는 단계, 산화물을 제거하는 단계, 및 2차적으로 잔재물들을 제거하는 단계를 포함할 수 있다. 이때, 상기 잔재물들을 제거하는 단계는, NH4OH 용액에 의한 세정 처리로 달성될 수 있고, 상기 산화물 제거 단계는 HF 용액에 의한 세정 처리로 달성될 수 있다.
이와 같이, NH4OH 세정/HF 세정/NH4OH 세정 처리에 의해 제 4 텅스텐 플러그(155)의 표면에 발생된 산화물 성분을 포함한 잔류물을 모두 제거하므로써, 상기 블랙홀 디펙트는 물론 콘택 불량을 방지할 수 있다.
본 발명은 상기한 실시예에 국한되는 것은 아니다.
예를 들어, 본 실시예에서는 연마 패드로서 TWI 패드를 이용하였지만, 연마 속도가 3200Å/min 이상이면서, 그 내부가 패브릭 구조로 형성된 패드이면 모두 여기에 해당된다. 아울러, 본 실시예에서는 세정 공정으로 잔재물 제거단계/산화물 세정 단계/ 잔재물 제거 단계를 진행하였지만, 한 번씩의 잔재물 제거 단계 및 산화물 제거 단계로도 세정이 가능하다. 나아가 상기 세정 공정은 상기 제 4 도전 플 러그뿐만 아니라, 모든 플러그의 세정 공정에 모두 적용될 수 있음은 물론이다.
또한, 본 실시예에서는 플러그 물질로 텅스텐 물질을 사용하였지만, 이에 국한되지 않고, 도전층이 우수하면서도 층간 매립 특성이 우수한 물질이면 모두 여기에 적용될 수 있다.
또한, 본 실시예에서는 제 4 텅스텐 플러그를 예를 들어 설명하였지만, 이에 한정되지 않고, 제 4 배선 이상의 상층 금속 배선을 연결하는 플러그이면 모두 적용될 수 있음은 물론이다.
또한, 본 실시예에서는 패턴의 집적 밀도가 드문 영역으로 아이솔레이션 영역을 예를 들어 설명하였지만, 아이솔레이션 영역 외에 반도체 메모리 소자의 코어 및 주변 회로부도 여기에 해당될 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 실시예에 의하면, 금속 배선간, 특히 상층 배선(제 4 금속 배선 이상의 배선)간을 연결하는 비아 플러그 형성시, 3200Å/min 이상의 연마 속도를 가지면서, 상대적으로 큰 기공 사이즈를 가지면서 내부는 패브릭 구조로 된 연마 패드를 이용하여 CMP 공정을 진행한다.
상기와 같이 상대적으로 빠른 연마 속도를 갖는 연마 패드를 이용함에 따라, 패턴 밀집도에 구애없이 CMP를 진행할 수 있어, 아이솔레이션과 같이 플러그가 드 물게 형성된 영역의 플러그 표면의 디펙트 발생을 방지할 수 있다. 아울러, 연마 속도가 증대됨에 따라 플러그의 중앙 및 가장자리간 연마 차이도 감소시킬 수 있다.
또한, 큰 기공 사이즈를 가지면서 패브릭 구조로 된 연마 패드를 사용함으로써, 슬러리의 흡수율이 개선되어, 케미컬 공급량 및 슬러리를 줄일 수 있다. 이에 의해 슬러리로 인한 표면 디펙트를 감소시킬 수 있다.
아울러, 본 실시예에서는 플러그 형성후, NH4OH 세정/HF 세정/NH4OH 세정 처리로 텅스텐 플러그의 표면에 발생된 산화물 성분을 포함한 잔류물을 제거하므로써, 상기 블랙홀 디펙트를 한층 감소시킬 수 있다.

Claims (10)

  1. 다층 금속 배선을 구비한 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 다층 금속 배선이 노출되도록 층간 절연막을 소정 부분 식각하여 비아홀을 형성하는 단계;
    상기 비아홀이 충진되도록 도전층을 증착하는 단계;
    상기 층간 절연막이 노출되도록 도전층을 화학적 기계적 연마하여 플러그를 형성하는 단계; 및
    상기 플러그 표면을 세정하는 단계;를 포함하며,
    상기 도전층의 화학적 기계적 연마 단계는 3200Å 내지 5000Å/min의 연마 속도를 갖는 연마 패드를 이용하여 진행하고,
    상기 플러그 표면을 세정하는 단계는, 상기 플러그 표면의 잔재물을 1차적으로 제거하는 단계, 상기 플러그 표면의 산화물을 제거하는 단계 및 상기 플러그 표면의 잔재물을 2차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 플러그 제조방법.
  2. 제 1 항에 있어서, 상기 연마 패드는 80 내지 120㎛의 직경의 기공을 가지면서, 그 내부가 패브릭 형태로 구성되는 것을 특징으로 하는 반도체 소자의 도전 플러그 제조방법.
  3. 제 1 항에 있어서, 상기 비아홀에 의해 노출되는 금속 배선은 제 4 금속 배선(4번째층 금속 배선) 이상인 것을 특징으로 하는 반도체 소자의 도전 플러그 제조방법.
  4. 제 1 항에 있어서, 상기 도전층은 텅스텐 금속막인 것을 특징으로 하는 반도체 소자의 도전 플러그 제조방법.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서, 상기 잔재물을 제거하는 단계는 NH4OH 용액으로 세정하는 단계를 포함하고, 상기 산화물을 제거하는 단계는 HF 용액으로 세정하는 단계를 포함하는 반도체 소자의 도전 플러그 제조방법.
  8. 삭제
  9. 다층 금속 배선을 구비한 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 다층 금속 배선이 노출되도록 층간 절연막을 소정 부분 식각하여 비아홀을 형성하는 단계;
    상기 비아홀이 충진되도록 도전층을 증착하는 단계; 및
    상기 층간 절연막이 노출되도록 도전층을 화학적 기계적 연마하여 플러그를 형성하는 단계; 및
    상기 플러그 표면을 세정하는 단계를 포함하며,
    상기 플러그 표면을 세정하는 단계는, 상기 플러그 표면의 잔재물을 1차적으로 제거하는 단계, 상기 플러그 표면의 산화물을 제거하는 단계 및 상기 플러그 표면의 잔재물을 2차적으로 제거하는 단계를 포함하는 반도체 소자의 도전 플러그 제조방법.
  10. 제 9 항에 있어서, 상기 잔재물을 제거하는 단계 NH4OH 용액으로 세정하고, 상기 산화물을 제거하는 단계는 HF 용액으로 세정하는 반도체 소자의 도전 플러그 제조방법.
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