KR100639205B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰도 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 다수개의 게이트를 형성하는 단계; 상기 게이트를 덮도록 반도체 기판 상에 스페이서 질화막을 형성하는 단계; 상기 스페이서 질화막 상에 게이트들 사이를 채우면서 상기 게이트 상에 형성된 스페이서 질화막 부분이 노출되게 층간절연막을 형성하는 단계; 상기 게이트 사이 부분의 층간절연막 및 그 아래의 스페이서 질화막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 및 스페이서 질화막 상에 폴리막을 형성하는 단계; 상기 폴리막을 층간절연막 및 스페이서 질화막이 노출되도록 CMP하는 단계; 상기 CMP시 발생된 유기 잔류물이 제거되도록 상기 폴리막이 CMP된 결과물에 대해 O2 플라즈마를 통한 건식 세정을 수행하되 상기 유기 잔류물의 제거 효과가 저하되지 않으면서 플라즈마에 의한 데미지를 방지하기 위해 1300W 이하의 파워와 200~250℃의 온도로 수행하는 단계; 상기 건식 세정시 제거되지 않은 유기 잔류물이 완전 제거되도록 상기 건식 세정이 수행된 결과물에 대해 1차 습식 세정을 수행하는 단계; 및 상기 1차 습식 세정 후에 잔류하는 파티클이 제거되도록 상기 1차 습식 세정이 수행된 결과물에 대해 2차 습식 세정을 수행하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1 내지 도 2는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 3a 내지 도 3d는 종래의 기술에 따른 반도체 소자의 제조 공정 중 CMP 후 나타나는 유기 잔류물의 양상을 설명하기 위한 단면도 및 그래프.
도 4a 내지 도 4b는 종래의 기술에 따른 반도체 소자의 제조 방법에 의해 발생되는 디펙트의 양상을 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 유기 잔류물성 제거의 효율을 설명하기 위한 단면도 및 그래프.
*도면의 주요 부분에 대한 부호의 설명*
41: 반도체 기판 42: 게이트
42a: 하드마스크막 42b: 게이트 도전막
42c : 게이트 산화막 42d : 스페이서
42c : 게이트 산화막 42d : 스페이서
43: 질화막 스페이서 44: 층간절연막
45: 폴리막 45a: 랜딩 플러그
46: 유기 잔류물
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 연마 속도가 다른 층(layer)을 화학적 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 칭함)한 후에 발생하는 디펙트를 제거할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 다층 배선 공정이 실용화됨에 따라, 사진 식각 공정의 마진을 확보하고 배선 길이를 최소화하기 위하여 칩(chip) 상부의 물질층에 대한 글로벌 평탄화(global planarization) 기술이 요구되고 있다. 상기 글로벌 평탄화 방법으로는 보론-인-실리케이트 글라스(boro-phospho-silicate glass; BPSG) 리플로우(reflow), 알루미늄(Al) 플로우, 스핀-온 글라스(spin-on glass; SOG) 에치백(etch-back), CMP 공정 등이 사용되고 있다.
상기한 방법 중 CMP 방법 및 장치에 관한 내용은, 1989년 2월 발행 Arai 등의 미합중국 특허 No. 4,805,348; 1992년3월 발행 Arai등의 미합중국 특허 No. 5,099,614; 1994년 7월 발행 Karlsrud 등의 미합중국 특허 No. 5,329,732; 1996년3월 발행 Karlsrud의 미합중국 특허 No. 5,498,196; 및 1996년 3월 발행 Karlsrud 등의 미합중국 특허 No. 5,498,199를 참조할 수 있다. 상기 연마 방법은 당해 기술분야에 널리 알려져 있으며, 웨이퍼의 일측을 웨이퍼 캐리어(carrier) 또는 척(chuck)의 편평한 표면에 부착하고 웨이퍼의 타측을 편평한 연마표면을 향하여 가압하는 공정을 포함한다.
이하, 첨부한 도면에 의거하여 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 1 내지 도 2는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(11) 상에 게이트(12)를 형성한다. 상기 게이트(12)는 게이트 산화막과 게이트 도전막 및 하드마스크막(12a)을 포함하며, 또한, 스페이서(12b)를 포함한다. 다음으로, 상기 게이트(12) 및 기판(11) 상에 스페이서 질화막(13)을 형성한다. 그런다음, 상기 기판 결과물을 덮도록 상기 스페이서 질화막(13) 상에 층간절연막(14)을 증착하고, 상기 게이트(12) 사이 영역의 층간절연막(14)을 식각하여 트렌치를 형성한다. 이어서, 상기 트렌치를 매립하도록 도전막을 증착하고, 이를 CMP하여 랜딩 플러그(15)를 형성한다.
이때, 상기 CMP시 연마되는 층간절연막(14)과 스페이서 질화막(13) 및 랜딩 플러그(15)는 통상적으로 각각 BPSG막과 질화막 및 폴리막을 선택하며, 이들은 물성이 다르므로 식각 속도의 차이를 보인다. 따라서, 각각 다른 물성의 연마 속도 차이로 인한 단차 및 홈이 형성된다. 또한, 상기 연마시 발생한 연마 잔류물은 상기 홈에 적층되며, 이는 후속의 습식 세정 공정으로도 잘 제거되지 않아 유기 잔류물(Organic Residue)성 디펙트(16)를 유발한다.
도 2를 참조하면, 반도체 기판(21) 상에 랜딩플러그(23)를 갖는 층간절연막(22)이 형성되어 있고, 상기 층간절연막(22) 상에 상기 랜딩플러그(23)와 접속되는 비트라인 콘택(25)을 갖는 제2층간절연막(24)이 형성된다. 또한, 상기 제2층간절연막(24) 상에 상기 비트라인 콘택(25)과 접속되는 비트라인(26)이 형성된다. 그리고, 상기 비트라인(26)을 덮도록 그 결과물 상에 제3층간절연막(27)이 형성된다.
이때, 도 1에서 설명한 유기 잔류물성 디펙트들은 비트라인 스페이서 식각 과정에서 버리드 디펙트(buried defect)로 작용하여 표면으로 노출된다.
또한, 스토리지 노드 콘택 식각 후, 세정 과정에서 유기 성분을 제거하는 케미컬에 노출되어 제거될 경우 스토리지 노드 콘택간에 브릿지 패스가 형성된다. 그리고, 상기 브릿지 패스가 스토리지 노드 콘택 두께의 두배 보다 클 경우 후속 스토리지 노드 콘택을 형성하기 위한 폴리막 증착 과정에서 스토리지 노드 콘택간의 브릿지가 발생되어 소자 페일(Fail)을 유발한다.
또한, 스토리지 노드 콘택 식각 후, 세정 과정에서 유기 성분을 제거하는 케미컬에 노출되어 제거될 경우 스토리지 노드 콘택간에 브릿지 패스가 형성된다. 그리고, 상기 브릿지 패스가 스토리지 노드 콘택 두께의 두배 보다 클 경우 후속 스토리지 노드 콘택을 형성하기 위한 폴리막 증착 과정에서 스토리지 노드 콘택간의 브릿지가 발생되어 소자 페일(Fail)을 유발한다.
도 3a 내지 도 3d는 종래의 기술에 따른 반도체 소자의 제조 공정 중 CMP 후 나타나는 유기 잔류물의 양상을 설명하기 위한 단면도 및 그래프로서, 도 3a 내지 도 3c는 웨이퍼 상의 CMP후 형성된 잔류물을 점차 확대하여 도시한 것이고, 도 3d는 상기 잔류물의 크기별 분포를 나타내는 그래프이다. 여기서, 0.5㎛ 이하의 잔류물은 거의 유기 잔류물임을 알 수 있다.
도 4a 내지 도 4b는 종래의 기술에 따른 반도체 소자의 제조 방법에 의해 발생되는 디펙트의 양상을 도시한 단면도로서, 도 4a는 랜딩플러그 형성을 위한 CMP 후 잔류물성 디펙트를 도시한 단면도이고, 도 4b는 비트라인 콘택과 비트라인의 계면에서 발생한 비트 페일의 양상을 도시한 단면도이다.
삭제
여기서, 도면부호, 31은 층간절연막, 32는 랜딩플러그, 33은 스토리지노드 콘택, 34는 비트라인 및 35는 스토리지 노드 콘택 스페이서 질화막을 나타낸다. 또한, 도면 부호 B는 브릿지가 발생한 지역을 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 랜딩 플러그를 형성하기 위한 CMP 공정시 각 층들의 연마 속도 차이에 의해 발생되는 유기 잔류물을 완벽하게 제거할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 다수개의 게이트를 형성하는 단계; 상기 게이트를 덮도록 반도체 기판 상에 스페이서 질화막을 형성하는 단계; 상기 스페이서 질화막 상에 게이트들 사이를 채우면서 상기 게이트 상에 형성된 스페이서 질화막 부분이 노출되게 층간절연막을 형성하는 단계; 상기 게이트 사이 부분의 층간절연막 및 그 아래의 스페이서 질화막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 및 스페이서 질화막 상에 폴리막을 형성하는 단계; 상기 폴리막을 층간절연막 및 스페이서 질화막이 노출되도록 CMP하는 단계; 상기 CMP시 발생된 유기 잔류물이 제거되도록 상기 폴리막이 CMP된 결과물에 대해 O2 플라즈마를 통한 건식 세정을 수행하되 상기 유기 잔류물의 제거 효과가 저하되지 않으면서 플라즈마에 의한 데미지를 방지하기 위해 1300W 이하의 파워와 200~250℃의 온도로 수행하는 단계; 상기 건식 세정시 제거되지 않은 유기 잔류물이 완전 제거되도록 상기 건식 세정이 수행된 결과물에 대해 1차 습식 세정을 수행하는 단계; 및 상기 1차 습식 세정 후에 잔류하는 파티클이 제거되도록 상기 1차 습식 세정이 수행된 결과물에 대해 2차 습식 세정을 수행하는 단계;를 포함하는 반도체 소자의 제조 방법을 제공한다.
여기서, 상기 폴리막을 CMP하는 단계는 슬러리 어브레시브(Slurry Abrasive)로서 실리카(Silica) 계열의 퓸드 실리카(Fumed Silica) 또는 콜로이드 실리카(Colloidal Silica)를 사용하여 수행하는 것을 특징으로 한다.
상기 O2 플라즈마를 통한 건식 세정은 O2 가스의 유량을 8000~8500sccm, N2 가스의 유량을 800~1000sccm로 하여 수행하는 것을 특징으로 한다.
상기 1차 습식 세정은 황산과 과수의 희석비를 3:1∼6:1로 한 희석 용액을 사용하여 90∼130℃의 온도에서 수행하는 것을 특징으로 한다.
상기 2차 습식 세정은 NH4OH:H2O2:H2O=1:4:20의 구성비를 갖는 SC-1 용액을 사용하여 수행하는 것을 특징으로 한다.
상기 1차 습식 세정은 황산과 과수의 희석비를 3:1∼6:1로 한 희석 용액을 사용하여 90∼130℃의 온도에서 수행하는 것을 특징으로 한다.
상기 2차 습식 세정은 NH4OH:H2O2:H2O=1:4:20의 구성비를 갖는 SC-1 용액을 사용하여 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법에 대하여 보다 상세하게 설명하기로 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, 반도체 기판(41) 상에 다수개의 게이트(42)를 형성한다. 이를 위해, 먼저, 반도체 기판(41) 상에 게이트 산화막(42c), 게이트 도전막(42b) 및 하드마스크막(42a)을 차례로 형성한다. 이때, 상기 게이트 도전막(42b)은 주로 폴리실리콘막을 선택한다. 그리고, 상기 하드마스크막(42a)은 주로 질화막을 선택한다. 이어서, 사진 식각 공정을 실시하여 게이트 산화막(42c), 게이트 도전막(42b) 및 하드마스크막(42a)의 적층 구조로 이루어지는 게이트(42)를 형성한다. 그리고, 상기 게이트(42)의 측벽에 게이트 스페이서(42d)를 형성한다.
도 5b를 참조하면, 상기 게이트(42)를 덮도록 반도체 기판(41)의 전면 상에 스페이서 질화막(43)를 형성한다. 그런다음, 상기 스페이서 질화막(43) 상에 게이트들(42) 사이를 채우면서 상기 게이트(42) 상에 형성된 스페이서 질화막(43) 부분이 노출되게 층간절연막(44)을 형성한다. 이어서, 상기 게이트(42) 사이 영역의 층간절연막(44) 부분 및 그 아래의 질화막 스페이서(43)을 식각하여 반도체 기판(41)을 노출시키는 콘택홀을 형성한다. 그리고나서, 상기 콘택홀을 매립하도록 층간절연막(44) 및 스페이서 질화막(43) 상에 폴리막(45)을 형성한다.
도 5c를 참조하면, 상기 폴리막을 스페이서 질화막(43) 및 층간절연막(44)이 노출되도록 CMP하고, 이를 통해, 랜딩 플러그(45a)를 형성한다. 여기서, 상기 폴리막에 대한 CMP는 슬러리 어브레시브(Slurry Abrasive)로서 실리카(Silica) 계열의 퓸드 실리카(Fumed Silica) 또는 콜로이드 실리카(Colloidal Silica)를 사용하여 수행한다.
이때, 상기 CMP 공정시 층간절연막(44)과 스페이서 질화막(43) 및 랜딩 플러그(45a)를 구성하는 산화막과 질화막 및 폴리막의 연마 속도 차이로 인하여 홈이 생겨난다. 또한, 상기 CMP 공정 중에 발생하는 식각 잔류물, 즉, 유기 잔류물(organic residue; 46)이 상기 홈에 적층되어 유기 잔류물성 디펙트가 발생한다. 여기서, 상기 CMP 공정시 사용하는 장비 자체의 세정 공정이 이루어지지만, 통상의 시간 동안 수행하는 세정으로는 유기 잔류물성 디펙트를 완전히 제거할 수 없다.
도 5d를 참조하면, 상기 유기 잔류물성 디펙트가 발생한 기판 결과물에 대해 O2 플라즈마를 이용하는 건식 세정을 실시하고, 이를 통해, 유기 잔류물을 제거한다. 여기서, 상기 O2 플라즈마를 이용한 건식 세정은 유기 잔류물의 제거 효과의 저하없이 플라즈마에 의한 데미지를 방지하기 위해 1300W 이하의 파워를 적용해서 200~250℃의 온도로 수행하며, O2 가스의 유량은 8000~8500sccm, 그리고, N2 가스의 유량을 800~1000sccm로 하여 수행한다.
다음으로, 상기 건식 세정으로도 제거되지 않은 유기 잔류물을 완전히 제거하기 위해 상기 건식 세정이 수행된 기판 결과물에 대해 1차 습식 세정을 실시한다. 여기서, 상기 1차 습식 세정은 웨트 베스(Wet Bath)에서 유기물을 제거할 수 있는 세정액, 예컨데, 황산과 과수의 희석 용액을 사용하여 수행하며, 이때, 상기 황산과 과수의 희석비는 3:1∼6:1로 조성하고, 90∼130℃의 온도에서 세정을 수행한다.
이어서, 1차 습식 세정 후에 잔류하는 파티클이 제거되도록 상기 1차 습식 세정이 수행된 기판 결과물에 대해 SC-1 용액을 이용하여 2차 습식 세정을 수행한다. 여기서, 상기 SC-1 용액은 스탠다드 클리닝 원(Standard Cleaning-1) 또는 APM(ammonium hydroxide-peroxide mixture)이라고 하며, 상기 SC-1 용액의 구성요소 및 비율은 NH4OH:H2O2:H2O=1:4:20이다.
상기한 바와 같이, 본 발명은 CMP 후에 O2 플라즈마를 이용한 건식 세정, 1차 습식 세정 및 2차 습식 세정을 수행함으로써, 기존의 습식 세정만을 수행하는 경우 보다도 오히려 습식 세정 시간 및 연마 장치 자체에서의 후세정 시간을 크게 감소시킬 수 있으므로, 전체 공정의 스루풋(Throughput)을 크게 증가시킬 수 있다.
또한, 습식 세정 시간이 감소되므로, 유기 잔류물성 디펙트를 완전하게 제거하기 위해 사용되는 세정액에 의한 원치 않는 산화막의 손실도 방지할 수 있다. 예컨데, 랜딩 플러그 콘택간의 분리막으로 사용되는 산화막인 BPSG막이 아래쪽으로 꺼지는 현상이 방지되므로, 후속 비트라인 콘택과 비트라인 패터닝 퍼포먼스(performance)를 개선할 수 있으며, 랜딩 플러그 콘택간의 분리막 패터닝 퍼포먼스를 개선할 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 유기 잔류물성 제거의 효율을 설명하기 위한 단면도 및 그래프이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 제조 방법 중 CMP 후 O2 플라즈마를 이용한 건식 세정을 진행한 후의 웨이퍼 상에 잔류한 잔류물의 양상을 도시한 단면도이다. 또한, 도 6d는 상기 잔류물의 크기별 분포를 나타내는 그래프이다.
여기서, 피연마층을 O2 플라즈마를 이용한 건식 세정 방법으로 CMP 후, 연마 잔류물을 제거하였을 경우 1㎛ 이상 크기를 갖는 디펙트를 제외한 대부분의 디펙트가 제거되었음을 알 수 있다. 여기서, 상기 1㎛ 이상 크기의 디펙트는 연마잔류물이 아니며 패턴 불량에 의한 것이다. 따라서, 본 발명의 실시예와 같은 건식 세정 방법 및 1, 2차 습식 세정을 연이어 실시함으로써 디펙트를 완벽하게 제거할 수 있다.
이상에서와 같이, 본 발명에 따르면, O2 플라즈마를 이용한 건식 세정 및 후속의 1, 2차 습식 세정을 통하여 CMP 후 발생하는 유기 잔류물성 디펙트를 완벽하게 제거하여 유기 잔류물성 디펙트에 기인한 소자 불량을 억제할 수 있으며, 세정 공정에서 습식 방법만을 이용한 공정에 비해 공정의 스루 풋을 향상시킬 수 있다.
따라서, 소자의 신뢰도 및 수율을 향상시킬 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구 하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
Claims (6)
- 반도체 기판 상에 다수개의 게이트를 형성하는 단계;상기 게이트를 덮도록 반도체 기판 상에 스페이서 질화막을 형성하는 단계;상기 스페이서 질화막 상에 게이트들 사이를 채우면서 상기 게이트 상에 형성된 스페이서 질화막 부분이 노출되게 층간절연막을 형성하는 단계;상기 게이트 사이 부분의 층간절연막 및 그 아래의 스페이서 질화막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하도록 층간절연막 및 스페이서 질화막 상에 폴리막을 형성하는 단계;상기 폴리막을 층간절연막 및 스페이서 질화막이 노출되도록 CMP하는 단계;상기 CMP시 발생된 유기 잔류물이 제거되도록 상기 폴리막이 CMP된 결과물에 대해 O2 플라즈마를 통한 건식 세정을 수행하되 상기 유기 잔류물의 제거 효과가 저하되지 않으면서 플라즈마에 의한 데미지를 방지하기 위해 1300W 이하의 파워와 200~250℃의 온도로 수행하는 단계;상기 건식 세정시 제거되지 않은 유기 잔류물이 완전 제거되도록 상기 건식 세정이 수행된 결과물에 대해 1차 습식 세정을 수행하는 단계; 및상기 1차 습식 세정 후에 잔류하는 파티클이 제거되도록 상기 1차 습식 세정이 수행된 결과물에 대해 2차 습식 세정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리막을 CMP하는 단계는 슬러리 어브레시브(Slurry Abrasive)로서 실리카(Silica) 계열의 퓸드 실리카(Fumed Silica) 또는 콜로이드 실리카(Colloidal Silica)를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 O2 플라즈마를 통한 건식 세정은 O2 가스의 유량을 8000~8500sccm, N2 가스의 유량을 800~1000sccm로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 1차 습식 세정은 황산과 과수의 희석비를 3:1∼6:1로 한 희석 용액을 사용하여 90∼130℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 2차 습식 세정은 NH4OH:H2O2:H2O=1:4:20의 구성비를 갖는 SC-1 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040026539A KR100639205B1 (ko) | 2004-04-19 | 2004-04-19 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040026539A KR100639205B1 (ko) | 2004-04-19 | 2004-04-19 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050101609A KR20050101609A (ko) | 2005-10-25 |
| KR100639205B1 true KR100639205B1 (ko) | 2006-10-30 |
Family
ID=37280010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040026539A KR100639205B1 (ko) | 2004-04-19 | 2004-04-19 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100639205B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811267B1 (ko) * | 2005-12-22 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼게이트 형성방법 |
-
2004
- 2004-04-19 KR KR1020040026539A patent/KR100639205B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20050101609A (ko) | 2005-10-25 |
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