KR100672165B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계; 상기 제 1층간절연막의 상부에 제 1 층간절연막 보다 식각률이 큰 제 2 층간절연막을 형성하는 단계; 상기 제 2 층간절연막 및 제 1 층간절연막의 일부를 순차적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 도전체를 형성하는 단계; 상기 제 2 층간절연막을 스토퍼로 전면식각공정 또는 화학적 기계적 연마 공정을 실시하여 평탄화 하는 단계; 및 상기 제 2 층간절연막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
드레인 콘택(Drain Contact), 브릿지 현상(Bridge Fail), 식각률 차이, 화학적 기계적 연마(CMP)

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다.
도 2a 내지 도 2e는 도 1의 선A-A 를 절취한 상태에서 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 소자분리막들
104 : 활성영역(드레인 영역) 106 : 제 1 층간절연막
108 : 제 2 층간절연막 110 : 제 2 층간 절연막
110a : 잔류물(Residue) 112 : 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 낸드 플래시 메모리의 콘택 형성을 위한 층간절연막을 식각률의 차이가 발생하도록 다층으로 형성하여, 화학적 기계적 연마(CMP) 공정시 발생되는 파티클을 포함한 불순물을 효과적 으로 제거할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라 동일한 단위면적당 배선의 선폭이 감소함과 동시에 콘택홀의 크기도 감소하고 있다. 즉, 콘택홀의 크기가 작아지면서 새로운 증착방법과 화학적 기계적 연마(CMP) 공정을 이용한 다마신 방식에 대한 활발한 연구가 진행되고 있다.
이하, 종래 반도체 소자의 제조 방법에 대하여 간략히 설명한다.
드레인(Drain)을 포함한 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후, 층간절연막의 소정 영역을 식각하여 드레인을 노출시키는 콘택홀을 형성한다.
다음, 콘택홀이 매립되도록 도전성 폴리실리콘막을 매립한 후, 화학적 기계적 연마 공정을 실시하면, 드레인 콘택 플러그(Drain Contact Plug)가 형성된다. 드레인 콘택 플러그를 포함한 전체구조상부에 통상 TEOS 산화물(tetraethoxysilane)을 버퍼 산화막(Buffer Oxide Layer)으로 증착한 다음, 절연막을 형성하고, 상기 드레인 콘택 플러그가 노출되도록 상기 절연막의 일부를 제거하여 도전층을 매립하는 방식으로 비트-라인을 형성한다.
그러나, 전술한 콘택홀 매립공정에 있어서, 단축이 50 나노 이하인 높은 어스펙트율(High Aspect Ratio)을 갖는 낸드 플래시 메모리의 드레인 콘택의 경우, 메탈증착방식으로는 매립공정이 난해한 문제로 인해 폴리실리콘막을 사용하는데, 이때 인접한 콘택홀 내의 폴리실리콘막이 전기적으로 완전히 분리될 수 있도록 공정을 진행하는 것이 요구된다.
즉, 콘택홀을 폴리실리콘막으로 매립한 후, 전면식각공정 또는 폴리실리콘막을 화학적 기계적 연마 공정으로 평탄화 하는 공정이 실시되는데, 이때 상기 전면식각공정, 평탄화 공정, 토폴로지(Topology) 또는 레이아웃(Layout)상의 문제로 잔류물(Residue), 파티클(Particle)을 포함한 불순물이 발생하여 인접한 콘택이 전기적으로 쇼트상태인 브릿지 현상을 유발할 수 있는 문제점이 있다.
이러한 문제점은 드레인 콘택 피치가 더욱 작아질수록 브릿지가 미세하므로, 광학기구 등을 이용한다 하여도 관찰이 어렵게 되며, 상기 브릿지를 방지하기 위하여 과도 전면식각 또는 과도 평탄화 공정을 실시한다 해도 공정시간 및 디펙트(Defect)가 증가하고, 리세스(Recess), 침식(Erosion), 디싱(Dishing) 등을 포함한 결함이 필연적으로 발생하여 웨이퍼 내에 불량을 증가시킨다.
본 발명은 낸드 플래시 메모리의 콘택 형성을 위한 층간절연막을 식각률의 차이가 발생하도록 다층으로 형성한 후, 화학적 기계적 연마(CMP) 공정시 발생되는 파티클(Particle) 및 잔류물(Residue)을 포함한 불순물을 식각률이 큰 층간절연막 제거공정과 동시에 제거함으로써, 브릿지 현상(Bridge Fail)을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계; 상기 제 1 층간절연막의 상부에 제 1 층간절연막 보다 식각률이 큰 제 2 층간절연막을 형성하는 단계; 상기 제 2 층간절연막 및 제 1 층간절연막의 일부를 순차적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 도전체를 형성하는 단계; 상기 제 2 층간절연막을 스토퍼로 전면식각공정 또는 화학적 기계적 연마 공정을 실시하여 평탄화 하는 단계; 및 상기 제 2 층간절연막을 제거하는 단계를 포함한다.
상기 제 1 층간절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 20000 Å 의 두께로 형성한다.
상기 제 2 층간절연막은 유전상수가 낮은 SiLK 또는 SiOC 계열의 HOSP를 300 내지 1000 Å 의 두께로 형성한다.
상기 제 2 층간절연막은 스핀 코팅(Spin Coating) 법, 노형(Furnace) 저온 증착법 또는 플라즈마 화학 기상 증착법(Chemical Vapor Deposition)으로 형성한다.
상기 제 2 층간절연막을 노형 저온 증착법으로 형성시, 제 1 층간절연막에서 사용된 증착온도 또는 소스(Source)등의 조건을 변경시켜 형성하고, 플라즈마 화학 기상 증착법으로 증착시 플라즈마 전력, 증착온도, 소스등의 조건들을 제 1 층간절연막에서 사용된 것과 다르게 하여 형성한다.
상기 도전체는 폴리실리콘, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN) 이다.
상기 제 2 층간절연막의 제거공정은, HF 또는 NH4F 를 단독 혹은 혼합한 용액으로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다. 또한, 도 2a 내지 도 2e는 도 1의 선A-A를 절취한 상태에서 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
다시말해, 본 발명은 반도체 소자에 콘택이 형성될 수 있는 전 영역에 적용된다 할 것이나, 일실시예인 도 2a 내지 도 2f 공정은 드레인 선택라인(DSL) 사이 영역에서 드레인 콘택 플러그 형성 공정을 나타낸 도면이다.
도 1 및 도 2a 를 참조하면, 소자분리막(102)과 활성영역(104)이 확정된 반도체 기판(100) 상부에 제 1 층간절연막(106) 및 제 2 층간절연막(108)을 순차적으로 형성합니다.
여기서, 활성영역(104)은 드레인(Drain)을 의미하고, 제 1 층간절연막(106)은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 20000 Å 의 두께로 형성한다. 또한, 상기 제 1 층간절연막(106)은 한가지 물질로 형성될 수도 있으며, 질화막 등을 포함한 두가지 이상의 물질이 적층된 구조로 형성할 수도 있다.
제 2 층간절연막(108)은 유전상수가 낮은 SiLK 또는 SiOC 계열의 HOSP를 300 내지 1000 Å 의 두께로 스핀 코팅(Spin Coating) 법으로 형성하는 것이 바람직하나, 노형(Furnace)에서 저온으로 증착할 수도 있고, 플라즈마(Plasma) 화학 기상 증착법(Chemical Vapor Deposition)으로 형성할 수도 있다.
즉, 제 1 층간절연막(106) 상부에 형성되는 제 2 층간절연막(108)은 제 1 층간절연막(106) 보다 식각율이 높은 물질을 사용한다. 보다 상세하게, 제 2 층간절연막(108)은 제 1 층간절연막(106)과 다른 기존 산화막을 사용하는 것과 유사한 성질의 절연막을 이용하되, 노형에서 증착시 제 1 층간절연막(106)에서 사용된 증착온도 또는 소스(Source)등의 조건을 변경시켜 형성하고, 플라즈마 화학 기상 증착법으로 증착시 플라즈마 전력, 증착온도, 소스등의 조건들을 제 1 층간절연막(106)에서 사용된 것과 다르게 하여 제 2 층간절연막(108)을 증착한다.
한편, 제 2 층간절연막(108)을 일반 산화막으로 형성한 경우, 제 2 층간절연막(108) 형성 후에 DHF(HF:H2O) 또는 APM(= SC-1 = NH4OH:H2O2:H2O)을 이용한 클리닝 공정을 실시한다.
도 2b를 참조하면, 제 2 층간절연막(108) 및 제 1 층간절연막(106)의 일부를 순차적으로 식각하여 반도체 기판의 활성영역(104)을 노출시키는 콘택홀을 형성한 후, 전체구조상부에 폴리실리콘막(110)을 형성한다.
이때, 상기 폴리실리콘막(110) 대신에 플라즈마 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 이용하여, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN)을 상기 콘택홀에 매립할 수 있다.
도 2c를 참조하면, 콘택홀 매립물질인 폴리실리콘막(110)을 제 2 층간절연막(108)을 스토퍼(Stopper)로 전면식각공정 또는 화학적 기계적 연마(CMP) 공정을 실시하여 한다.
상기 전면식각공정 또는 화학적 기계적 연마 공정을 실시한 후에도 제 2 층간절연막(108) 상부에는 브릿지를 야기하는 미세한 폴리실리콘막 잔류물(110a)이 남아있게 된다.
도 2d를 참조하면, 폴리실리콘막 잔류물(110a)과 식각률이 큰 물질로 형성된 제 2 층간절연막(108)을 세정용액을 사용하여 동시에 제거하는 공정을 실시한다.
상기 제거공정에 사용되는 세정 용액은 HF 또는 NH4F를 포함한 용액이 바람직하다.
도 2e를 참조하면, 전체구조상부에 버퍼산화막(미도시) 및 절연막(112)을 형성한다. 다음, 후공정으로 드레인 콘택 플러그가 노출되도록 상기 절연막의 일부를 제거하여 도전층을 매립하는 방식으로 비트-라인을 형성한다.
전술한 바와 같이, 본 발명은 화학적 기계적 연마(CMP) 공정시 발생되는 파티클(Particle), 불순물을 포함한 잔류물(110a)을 식각률이 큰 제 2 층간절연막(108) 제거공정과 동시에 제거함으로써, 브릿지 현상(Bridge Fail)을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것 에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 낸드 플래시 메모리의 콘택 형성을 위한 층간절연막을 식각률의 차이가 발생하도록 다층으로 형성한 후, 화학적 기계적 연마(CMP) 공정시 발생되는 파티클(Particle) 및 잔류물(Residue)을 포함한 불순물을 식각률이 큰 층간절연막 제거공정과 동시에 제거함으로써, 브릿지 현상(Bridge Fail)을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Claims (7)

  1. 드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계;
    상기 제 1층간절연막의 상부에 제 1 층간절연막 보다 식각률이 큰 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 및 제 1 층간절연막의 일부를 순차적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 도전체를 형성하는 단계;
    상기 제 2 층간절연막을 스토퍼로 전면식각공정 또는 화학적 기계적 연마 공정을 실시하여 평탄화 하는 단계; 및
    상기 제 2 층간절연막을 제거하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 층간절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 20000 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 층간절연막은 유전상수가 낮은 SiLK 또는 SiOC 계열의 HOSP를 300 내지 1000 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 층간절연막은 스핀 코팅(Spin Coating) 법, 노형(Furnace) 저온 증착법 또는 플라즈마 화학 기상 증착법(Chemical Vapor Deposition)으로 형성하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 층간절연막을 노형 저온 증착법으로 형성시, 제 1 층간절연막에서 사용된 증착온도 또는 소스(Source)등의 조건을 변경시켜 형성하고, 플라즈마 화학 기상 증착법으로 증착시 플라즈마 전력, 증착온도, 소스등의 조건들을 제 1 층간절연막에서 사용된 것과 다르게 하여 형성하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전체는 폴리실리콘, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN)인 반도체 소자의 제조 방법
  7. 제 1 항에 있어서,
    상기 제 2 층간절연막의 제거공정은,
    HF 또는 NH4F 를 단독 혹은 혼합한 용액으로 실시하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR19990046930A (ko) * 1997-12-01 1999-07-05 윤종용 반도체 장치 및 그의 제조 방법
KR20050014316A (ko) * 2003-07-30 2005-02-07 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자

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