KR20050014316A - 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 - Google Patents
플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자Info
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Abstract
플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자를 제공한다. 이 방법은 반도체기판 상에 복수개의 평행한 워드라인 패턴들을 형성한다. 상기 워드라인 패턴들을 갖는 반도체기판의 전면 상에 콘포말한 캐핑막을 형성하고 상기 캐핑막 상에 제1 및 제2 층간절연막들을 차례로 형성하되, 상기 제1 층간절연막은 상기 제2 층간절연막보다 빠른 등방성 식각률을 갖는 물질막으로 형성한다. 상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 캐핑막을 이방성 식각 기술을 사용하여 패터닝하여 상기 워드라인 패턴들 사이의 상기 반도체 기판을 노출시키는 비트라인 콘택홀들을 형성하되, 상기 비트라인 콘택홀들의 각각은 상기 제1 층간절연막에 의해 둘러싸여진 하부 비트라인 콘택홀 및 상기 제2 층간절연막에 의해 둘러싸여진 상부 비트라인 콘택홀을 구비한다. 상기 캐핑막을 식각저지막으로 사용하여 상기 제1 및 제2 층간절연막들을 습식 식각하여 상기 상부 비트라인 콘택홀보다 큰 폭을 갖는 확장된 하부 비트라인 콘택홀을 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자에 관한 것이다.
일반적으로, 반도체 소자의 종류에는 여러 가지가 있다. 그들중 RAM(random access memory)종류의 기억 소자는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 메모리 장치는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 메모리 장치는 비휘발성 기억장치라 불린다. 이들 비휘발성 기억장치중 전기적으로 정보를 소멸시키거나 프로그램 할 수 있는 플래시 메모리 소자는 컴퓨터 및 메모리 카드 등에 널리 사용된다. 상기 플래시 메모리 소자는 노어(NOR)타입 플래시 소자와 낸드(NAND) 타입 플래시 소자로 대별할 수 있다.
도 1은 종래의 노어타입 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(100)상의 활성영역에 포토리소그래피 공정을 통하여 워드라인 패턴들(102a,102b)을 형성한다. 상기 워드라인 패턴들(102a, 102b)의 각각은 터널 산화막, 플로팅 게이트를 구성하는 제1폴리 실리콘막, ONO유전체막, 콘트롤 게이트를 구성하는 제2폴리 실리콘막과 텅스텐 실리사이드막의 순차적인 적층 구조로 형성된다.
이후 상기 워드라인 패턴들(102a,102b)을 갖는 상기 반도체 기판상에 버퍼 옥사이드막(104)과 캐핑막(106) 그리고 층간절연막(108)을 차례로 형성한다. 포토리소그래피 공정에 의하여 상기 층간절연막(108), 상기 캐핑막(106) 그리고 상기 버퍼 옥사이드막(104)을 순차적으로 식각하여 상기 반도체 기판(100)의 활성영역을 노출시키는 비트라인 콘택홀(110)을 형성한 후 상기 비트라인 콘택홀 (110)에 도전성물질을 증착하여 콘택플러그(112)를 형성한다.
이후 통상적인 방법으로 상기 콘택플러그(112)와 콘택을 이루는 비트라인을 형성하는 등의 공정을 수행하여 플래쉬 메모리 소자를 제조한다.
살펴본 바와 같이 종래기술에 의하여 플래시 메모리 소자의 비트라인 콘택을 형성할 경우 워드라인 패턴들(102a,102b)형성 단계와 비트라인 콘택홀(110)형성단계에서 각각 포토리소그래피 공정을 수행한다. 이상적으로 비트라인 콘택플러그 (112)는 상기 비트라인 콘택플러그(112)의 양쪽에 형성된 두 워드라인 패턴들 (102a,102b)로부터 같은 간격을 두고 형성되는 것이 바람직하다. 그러나 상기 비트라인 콘택홀(110)형성을 위한 포토리소그래피 공정에 있어서 포토마스크의 미스얼라인(misalign)이 발생한 경우에 상기 콘택플러그(112)의 좌,우 측벽으로부터 상기 워드라인 패턴들(102a,102b)까지의 각각의 간격이 서로 달라지게 된다. 즉, 상기 콘택 플러그(112)의 좌측벽으로 부터 상기 콘택 플러그(112)의 좌측에 형성되어 있는 워드라인 패턴(102a)까지의 간격(A)과 상기 콘택 플러그(112)의 우측벽으로 부터 상기 콘택 플러그(112)의 우측에 형성되어 있는 워드라인 패턴(102b)까지의 간격(B)간에 차이가 발생하게 된다.
콘택 플러그(112)로부터 상기 콘택 플러그(112)를 공유하고 있는 두 워드라인 패턴들(102a,102b)까지의 간격들의 차가 크게 달라지게 되면 이로 인해 상기 콘택 플러그(112)의 양쪽에 형성된 두개의 노어 타입 플래시 메모리 셀들의 커플링 비(coupling ratio)가 달라지게 된다.
이러한 커플링 비의 차이는 노어 타입 플래시 메모리 소자의 수율 및 특성에 가장 큰 영향을 미치는 셀의 소거 문턱전압(erase threshold voltage) 산포, 즉 독출동작시 소거된 셀들의 문턱전압 산포가 커지게 되는 악영향을 가져오게 된다.
본 발명이 이루고자 하는 기술적 과제는 플래쉬 메모리 소자의 비트라인 콘택홀을 형성하는 과정에서 발생하는 미스얼라인에 의해 상기 비트라인 콘택홀로부터 상기 비트라인 콘택홀을 공유하는 상기 비트라인 콘택홀 양쪽의 두 워드라인 패턴들간의 간격차가 커지는 것을 최소화하여 상기 비트라인 콘택홀 양쪽에 형성된 두개의 플래시 메모리 셀들의 커플링 비 차이를 최소화 함으로써 셀의 소거 문턱전압 산포가 커지는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 플래쉬 메모리 소자의 제조방법에 의하여 제조된 플래시 메모리 소자를 제공하는데 있다.
도 1은 종래의 노어타입 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 일실시예에 따른 노어타입 플래쉬 메모리 소자의 셀어레이의 일부 평면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도 2의 Ⅰ∼Ⅰ’에 따라 취해진 단면도들이다.
* 도면의 주요부분에 대한 설명*
100,300 : 반도체 기판 104,316 : 버퍼 산화막
106,318 : 캐핑막 108 : 층간절연막
110,326 : 비트라인 콘택홀 112,328a,328b : 콘택플러그
302 : 터널 산화막 304 : 부유게이트 패턴
306 : 게이트 층간 유전막 308 : 제2 도전막
310 : 제3 도전막 102a,102b,314a,314b : 워드라인 패턴
320 : 제1 층간절연막 322 : 제2 층간절연막
상기 기술적 과제를 이루기 위하여, 본 발명은 플래쉬 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 복수개의 평행한 워드라인 패턴들을형성한다. 상기 워드라인 패턴들을 갖는 반도체기판의 전면 상에 콘포말한 캐핑막을 형성하고 상기 캐핑막 상에 제1 및 제2 층간절연막들을 차례로 형성하되, 상기 제1 층간절연막은 상기 제2 층간절연막보다 빠른 습식 식각률을 갖는 물질막으로 형성한다. 상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 캐핑막을 이방성 식각 기술을 사용하여 패터닝하여 상기 워드라인 패턴들 사이의 상기 반도체 기판을 노출시키는 비트라인 콘택홀들을 형성하되, 상기 비트라인 콘택홀들의 각각은 상기 제1 층간절연막에 의해 둘러싸여진 하부 비트라인 콘택홀 및 상기 제2 층간절연막에 의해 둘러싸여진 상부 비트라인 콘택홀을 구비한다. 상기 캐핑막을 식각저지막으로 사용하여 상기 제1 및 제2 층간절연막들을 습식 식각하여 상기 상부 비트라인 콘택홀보다 큰 폭을 갖는 확장된 하부 비트라인 콘택홀을 형성한다. 그 후 상기 비트라인 콘택홀에 도전성물질을 증착하여 비트라인 콘택 플러그를 형성한다.
상기 다른 기술적 과제를 이루기 위하여, 본발명은 상기 플래시 메모리 소자의 제조방법에 의해 제조된 플래시 메모리 소자를 제공한다. 상기 플래시 메모리 소자는 반도체 기판상에 형성된 복수개의 평행한 워드라인 패턴들 및 적어도 상기 워드라인 패턴들의 측벽들을 덮는 캐핑막을 포함한다. 상기 캐핑막을 갖는 반도체기판의 전면 상에 차례로 적층된 제1 및 제2 층간절연막들을 포함한다. 상기 제1 및 제2 층간절연막들을 관통하여 상기 워드라인 패턴들 사이의 상기 반도체기판을 노출시키는 비트라인 콘택홀을 포함하되, 상기 비트라인 콘택홀은 상기 제1 층간절연막을 관통하는 하부 비트라인 콘택홀 및 상기 제2 층간절연막을 관통하는 상부 비트라인 콘택홀을 구비하고, 상기 하부 비트라인 콘택홀은 상기 캐핑막의 측벽이노출되도록 확장되어 상기 상부 비트라인 콘택홀보다 큰 직경을 갖는다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일실시예에 따른 노어타입 플래쉬 메모리 소자의 셀어레이의 일부 평면도이고, 도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도 2의 Ⅰ~Ⅰ’에 따라 취해진 단면도들이다.
도 2 및 도 3a를 참조하면, 반도체기판(300)의 소정영역에 소자분리막(도시하지 않음)을 형성하여 활성영역(도 2의 301)을 한정한다. 상기 활성영역 상에 터널 산화막(302)을 형성한다. 상기 터널 산화막(302)은 열산화막으로 형성 할 수 있다. 상기 터널 산화막(302)을 갖는 반도체기판 상에 제1 도전막을 형성한다. 상기 제1 도전막은 폴리실리콘막으로 형성할 수 있다. 상기 제1 도전막을 패터닝하여 상기 활성영역(301)을 덮고 상기 소자분리막을 노출시키는 부유 게이트 패턴 (304)을 형성한다. 상기 부유 게이트 패턴(304)을 갖는 반도체기판의 전면 상에 게이트 층간유전막(inter-gate dielectric layer; 306), 제2 도전막(308) 및 제3도전막(310)을 차례로 형성한다. 상기 게이트 층간유전막(306)은 ONO(oxide-nitride-oxide)막으로 형성할 수 있고, 상기 제2 도전막(308)은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 제3 도전막(310)은 텅스텐 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다.
도 2 및 도 3b를 참조하면, 상기 제3 도전막(310), 제2 도전막(308), 게이트 층간유전막(306) 및 부유게이트 패턴(304)을 패터닝하여 상기 활성영역(301)의 상부를 가로지르는 워드라인 패턴들(314a, 314b)을 형성한다. 결과적으로, 상기 워드라인 패턴들(314a, 314b)의 각각은 차례로 적층된 부유게이트(304a), 게이트 층간 유전막 패턴(306a) 및 제어게이트 전극(312)을 갖도록 형성된다. 이 경우에, 상기 부유게이트(304a)는 도 2에 도시된 바와 같이 상기 제어게이트 전극(312) 및 활성영역(301)사이에 개재되도록 형성된다. 또한, 상기 제어게이트 전극(312)은 차례로 적층된 제2 도전막 패턴(308a) 및 제3 도전막 패턴(310a)으로 이루어 진다. 한편, 상기 워드라인 패턴들(314a,314b) 사이의 터널 산화막(302)은 상기 워드라인 패턴들(314a,314b)을 형성하는 동안 과도식각에 의해 제거될 수 있다.
도 2 및 도 3c를 참조하면, 상기 워드라인 패턴들(314a, 314b)을 갖는 반도체기판의 전면 상에 콘포말한 캐핑막(318)을 형성한다. 상기 캐핑막(318)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 캐핑막(318)을 형성하기 전에 버퍼 산화막(316)을 형성할 수도 있다. 상기 버퍼산화막(316)은 열산화막 또는 CVD 산화막으로 형성할 수 있다.
도 2 및 도 3d를 참조하면, 상기 캐핑막(318)이 형성된 상기 반도체기판(300) 상에 제1 층간절연막(320) 및 제2 층간절연막(322)을 차례로 형성한다. 이후 화학적 기계적 연마등의 평탄화 공정을 통하여 상기 제2 층간절연막(322)의 상부면을 평탄화 한다. 이때 상기 제1 층간절연막(320)은 상기 워드라인 패턴들 (314a,314b)상에 형성되어 있는 상기 캐핑막(318)을 포함할 수 있는 두께로 형성하는 것이 바람직 하다.
한편, 상기 제1 층간절연막(320) 및 상기 제2 층간절연막(322)들을 형성하기 전에, 상기 캐핑막(318)을 이방성 식각하여 상기 워드라인 패턴들의 측벽들 상에 워드라인 스페이서들을 형성할 수 있다.
상기 제1 층간절연막(320)과 상기 제2 층간절연막(322)은 각기 서로 다른 식각률을 가진다. 즉, 상기 제1 층간절연막(320)은 상기 제2 층간절연막(322)에 비하여 더 빠른 등방성 식각률을 갖는 물질막으로 형성된다.
예를 들어 상기 제1 층간절연막(320)이 BPSG(Boron Phosphorus Silicate Glass)막인 경우에 상기 제2 층간절연막(322)은 HDP(High density plasma)산화막일 수 있다.
도 2 및 도 3e를 참조하면, 상기 제2 층간절연막(322)상에 소정영역의 개구부를 갖는 포토레지스트 패턴(324)을 형성한다. 이어서 상기 포토레지스트 패턴 (324)을 식각마스크로 한 이방성 식각을 실시하여 상기 개구부의 상기 제2 층간절연막(322), 상기 제1 층간절연막(320), 상기 캐핑막(318) 및 상기 버퍼산화막 (316)을 차례로 제거하여 상기 워드라인 패턴들(314a,314b)사이의 상기 반도체기판 (300)을 노출시킨다. 그 결과 상기 워드라인 패턴들(314a,314b) 사이에 상기 제1층간절연막(320), 상기 제2 층간절연막(322), 상기 캐핑막(318) 및 상기 버퍼산화막(316)을 관통하여 상기 반도체기판(300)을 노출시키는 비트라인 콘택홀(326)이 형성된다. 상기 비트라인 콘택홀(326)은 상기 제1 층간절연막(320)에 의해 둘러싸여진 하부 비트라인 콘택홀(326a) 및 상기 제2 층간절연막(322)에 의해 둘러싸여진 상부 비트라인 콘택홀 (326b)로 이루어 진다.
도 2 및 도 3f를 참조하면, 상기 캐핑막(318)을 식각저지막으로 하여 상기 제1 층간절연막(320) 및 상기 제2 층간절연막(322)에 대하여 등방성 식각을 실시한다. 이 과정에서 상기 비트라인 콘택홀은 이방성식각을 종료한 후와 비교하여 폭이 더 확장된다. 상술한 바와 같이 상기 제1 층간절연막(320)은 상기 제2 층간절연막(322)보다 빠른 등방성 식각률를 가진다. 따라서 상기 제1 층간절연막(320)은 상기 제2 층간절연막(322)보다 더 많은 양이 식각된다. 그 결과 상기 하부 비트라인 콘택홀(326a)은 상기 상부 비트라인 콘택홀(326b)보다 더 큰 폭을 갖는다.
도 2 및 도 3g를 참조하면, 먼저 상기 포토레지스트 패턴(324)을 제거한다. 그 후 상기 비트라인 콘택홀(326)을 완전히 채우도록 텅스텐등의 도전성물질을 증착한다. 이어서 화학적 기계적 연마등의 평탄화공정을 통하여 상기 제2 층간 절연막(322)이 노출될때까지 상기 텅스텐등의 도전성물질을 연마하여 비트라인 콘택플러그(328a)를 형성한다.
한편, 도 2 및 도 3h를 참조하면, 상술한 비트라인 콘택홀 형성단계에서 비트라인 콘택 미스얼라인이 발생한 경우에는 비트라인 플러그(328b)가 상기 워드라인 패턴들(314a,314b)중 어느 한 쪽으로 치우쳐 형성된다.
상술한 바와 같이 비트라인 콘택 플러그(328b)는 상기 등방성식각 공정을 통하여 폭이 확장된다. 그 결과, 비트라인 콘택 미스얼라인이 발생한 경우에도 상기 비트라인 콘택 플러그(328b)의 좌측벽으로 부터 상기 비트라인 콘택 플러그(328b)의 좌측에 형성되어 있는 워드라인 패턴(314a)까지의 간격(A')과 상기 비트라인 콘택 플러그(328b)의 우측벽으로 부터 상기 비트라인 콘택 플러그(328b)의 우측에 형성되어 있는 워드라인 패턴(314b)까지의 간격(B')간의 차이는 상기 등방성 식각 공정을 통하여 상기 비트라인 콘택 플러그(328b)의 폭이 확장된 만큼 감소한다.
이후, 도면에 도시하지는 않았지만, 상기 콘택플러그(328)와 전기적 접촉을 이루는 비트라인을 형성하는등의 통상적인 방법으로 잔여 공정을 수행하여 플래쉬 메모리 소자를 제조한다.
상술한 바와 같이 본 발명에 따르면, 플래시 메모리 소자의 제조방법에 있어서 비트라인 콘택 미스얼라인이 발생한 경우에 비트라인 콘택홀로부터 상기 비트라인 콘택홀을 공유하는 두 워드라인 패턴들간의 간격차이를 최소화 할 수 있게 된다. 그 결과 상기 두 비트라인 콘택홀 양쪽에 형성되어 있는 두개의 플래시 메모리 셀들의 커플링 비 차이를 최소화 할 수 있게 되어 셀의 소거 속도의 균일도를 향상시킬 수 있으며 소거 문턱전압 산포를 개선할 수 있게 된다.
Claims (6)
- 반도체기판 상에 복수개의 평행한 워드라인 패턴들을 형성하고,상기 워드라인 패턴들을 갖는 반도체기판의 전면 상에 콘포말한 캐핑막을 형성하고,상기 캐핑막 상에 제1 및 제2 층간절연막들을 차례로 형성하되, 상기 제1 층간절연막은 상기 제2 층간절연막보다 빠른 등방성 식각률을 갖는 물질막으로 형성하고,상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 캐핑막을 이방성 식각 기술을 사용하여 패터닝하여 상기 워드라인 패턴들 사이의 상기 반도체 기판을 노출시키는 비트라인 콘택홀들을 형성하되, 상기 비트라인 콘택홀들의 각각은 상기 제1 층간절연막에 의해 둘러싸여진 하부 비트라인 콘택홀 및 상기 제2 층간절연막에 의해 둘러싸여진 상부 비트라인 콘택홀을 구비하고,상기 캐핑막을 식각저지막으로 사용하여 상기 제1 및 제2 층간절연막들을 습식 식각하여 상기 상부 비트라인 콘택홀보다 큰 폭을 갖는 확장된 하부 비트라인 콘택홀을 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 캐핑막은 실리콘질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 층간절연막들을 형성하기 전에, 상기 캐핑막을 이방성 식각하여 상기 워드라인 패턴들의 측벽들 상에 워드라인 스페이서들을 형성하는 것을 더 포함하되, 상기 비트라인 콘택홀은 상기 워드라인 스페이서들을 식각 저지막으로 사용하여 상기 제2 층간절연막 및 상기 제1 층간절연막을 연속적으로 식각하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 층간절연막이 BPSG막인 경우에 상기 제2 층간절연막은 HDP 산화막 인 것을 특징으로 하는 반도체 소자의 배선방법.
- 반도체 기판상에 형성된 복수개의 평행한 워드라인 패턴들;적어도 상기 워드라인 패턴들의 측벽들을 덮는 캐핑막;상기 캐핑막을 갖는 반도체기판의 전면 상에 차례로 적층된 제1 및 제2 층간절연막들; 및상기 제1 및 제2 층간절연막들을 관통하여 상기 워드라인 패턴들 사이의 상기 반도체기판을 노출시키는 비트라인 콘택홀을 포함하되, 상기 비트라인 콘택홀은 상기 제1 층간절연막을 관통하는 하부 비트라인 콘택홀 및 상기 제2 층간절연막을 관통하는 상부 비트라인 콘택홀을 구비하고, 상기 하부 비트라인 콘택홀은 상기 캐핑막의 측벽이 노출되도록 확장되어 상기 상부 비트라인 콘택홀보다 큰 직경을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 5 항에 있어서,상기 비트라인 콘택홀에 형성된 비트라인 콘택 플러그; 및상기 제2 층간절연막상에 형성되며 상기 콘택 플러그의 상부면과 전기적 접촉을 이루는 비트라인을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
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