KR100761409B1 - 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자를 구성하는 메모리 셀 및 트랜지스터용 게이트 패턴 형성시 정상적인 패터닝이 가능한 플래시 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 영역과 소스 콘택 영역으로 정의된 기판과, 상기 셀 영역의 기판 상에 서로 일정 간격으로 이격되어 형성된 복수의 메모리 셀과, 상기 셀 영역과 상기 소스 콘택 영역 사이의 기판 상에 상기 메모리 셀과 상기 일정 간격으로 이격되어 형성된 소스 선택 트랜지스터용 게이트 패턴과, 상기 소스 콘택 영역의 기판 상에 상기 소스 선택 트랜지스터용 게이트 패턴과 상기 일정 간격으로 이격되어 형성된 더미 게이트 패턴을 포함하는 플래시 메모리 소자를 제공한다.
낸드 플래시, 더미 게이트 패턴, 소스 콘택 영역, 패턴 간격

Description

플래시 메모리 소자 및 그 제조방법{FLASH MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도.
도 2a 내지 도 2d는 종래기술에 따른 플래시 메모리 소자 제조방법을 설명하기 위해 도시한 공정 단면도.
도 3은 실제로 70nm급 플래시 메모리 소자의 게이트 패터닝을 위한 식각공정시 발생되는 문제점을 설명하기 위해 도시한 TEM(Transmission Electron Microscope) 사진.
도 4는 종래기술에 따른 광근접효과교정(OPC, Optical Proximity effect Correction) 결과를 도시한 도면.
도 5는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자를 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법을 설명하기 위해 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
20, 60 : 기판 21, 61 : 터널 산화막
22, 62 : 제1 폴리실리콘막 23, 63 : 유전체막
24, 64 : 제2 폴리실리콘막 25, 65 : 텅스텐 실리사이드막
26, 66 : 캐핑막 27, 67 : 하드마스크막
22A, 62A : 플로팅 게이트 24A, 64A : 콘트롤 게이트
28A, 68A : 소스 선택 트랜지스터용 게이트 패턴
68B : 더미 게이트 패턴 28B, 68C : 메모리 셀
29, 69 : 스페이서용 절연막 29A, 69A : 스페이서
30, 70 : SAC(자기정렬콘택) 질화막
31, 71 : 층간절연막 32, 72 : 소스 콘택홀
73 : 소스 콘택 플러그
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자(non-volatile memory device), 더욱 구체적으로는 낸드(NAND) 플래시(flash) 메모리 소자 제조방법에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, '프로그램'이란 데이터를 메모리 셀에 기입(write)하는 동작을 의미하며, '소거'란 메모리 셀에 기입된 데이터를 제거하는 동작을 의미한다.
이러한 결과로, 메모리 소자의 고집적화를 위해 복수 개의 메모리 셀(memory cell)들이 직렬로 접속-즉, 인접한 셀 끼리 드레인(drain) 또는 소스(source)를 서로 공유하는 구조-되어 한 개의 스트링(string)을 이루는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 제안되었다.
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도이다.
도 1을 참조하면, 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이는 복수의 블록(block)으로 이루어지고, 각 메모리 블록에는 복수의 비트라인(BL0~BLn)이 병렬로 배치된다. 또한, 각 메모리 블록에는 복수의 비트라인(BL0~BLn)에 각각 대응되는 복수의 스트링(string)이 배치된다. 각각의 스트링은 스트링을 선택하기 위한 드레인 선택 트랜지스터(Drain Select Transistor, DST)와, 접지를 선택하기 위한 소스 선택 트랜지스터(Source Select Transistor, SST1)와, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST1) 간에 직렬 연결된 32개의 메모리 셀(MC0~MC31)(또는, 16개)로 이루어진다. 또한, 각 스트링의 소스 선택 트랜지스터(SST1)의 소스는 공통 소스 라인(Common Source Line, CSL)과 공통 연결된다. 여기서, 'SST2'는 상기 스트링과 이웃하는 스트링 내의 또다른 소스 선택 트랜지스터인데, 이때 공통 소스 라인(CSL)은 서로 이웃하는 스트링 내 소스 선택 트랜지스터(SST1, SST2) 사이에 형성되는 공통 소스 콘택(미도시)을 통해 기판 내 형성된 공통 소스 영역과 전기적으로 연결된다.
또한, 복수의 스트링 내에 각각 구성되는 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line, DSL)과 연결되고, 소스 선택 트랜지스터(SST1)의 게이트는 소스 선택 라인(Source Select Line, SSL)과 연결된다. 또한, 각 메모리 셀(MC0~MC31)의 콘트롤 게이트(control gate)는 워드라인(WL0~WL31)과 각각 연결된다.
이하에서는, 도 2a 내지 도 2d를 참조하여 종래기술에 따른 플래시 메모리 소자 제조방법에 대해 설명하기로 한다. 여기서는, 설명의 편의를 위해 복수의 메모리 셀이 형성되는 영역을 셀 영역(CELL)이라 하고, 공통 소스 라인과 전기적으로 연결되는 공통 소스 콘택이 형성될 영역을 소스 콘택 영역(SCR, Source Contact Region)이라 하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 셀 영역(CELL)과 소스 콘택 영역(SCR)으로 정의된 기판(20) 상에 터널 산화막(21), 플로팅 게이트용 제1 폴리실리콘막(22), 유전체막(23)을 순차적으로 형성한다.
이어서, 소스 선택 트랜지스터가 형성될 영역에 존재하는 유전체막(23)의 일부를 선택적으로 식각한다.
이어서, 유전체막(23)을 포함한 제1 폴리실리콘막(22) 상에 콘트롤 게이트용 제2 폴리실리콘막(24)을 증착한 후, 제2 폴리실리콘막(24) 상에 텅스텐 실리사이드막(25), 캐핑막(26) 및 하드마스크막(27)을 차례로 증착한다.
이어서, 하드마스크막(27), 캐핑막(26), 텅스텐 실리사이드막(25), 제2 폴리실리콘막(24), 유전체막(23) 및 제1 폴리실리콘막(22)의 일부를 식각한다. 이로써, 셀 영역(CELL) 내에는 복수의 메모리 셀(28B)이 형성되고, 셀 영역(CELL)과 소스 콘택 영역(SCR) 사이에는 소스 선택 트랜지스터용 게이트 패턴(28A)이 형성된다. 이때, 메모리 셀(28B)은 플로팅 게이트(22A), 유전체막(23), 콘트롤 게이트(24A), 텅스텐 실리사이드막(25), 캐핑막(26) 및 하드마스크막(27)이 차례로 적층된 구조를 갖는다.
이어서, 도 2b에 도시된 바와 같이, 복수의 메모리 셀(28B) 및 게이트 패턴(28A) 상부면 단차를 따라 산화막 계열의 스페이서용 절연막(29)을 증착한다.
이어서, 도 2c에 도시된 바와 같이, 마스크 없이 에치백 공정(etch-back)을 실시하여 복수의 메모리 셀 및 게이트 패턴 양측벽에 스페이서(29A)를 형성한다. 이후, 복수의 메모리 셀 및 게이트 패턴을 포함한 스페이서(29A) 상부면 단차를 따라 자기정렬콘택(SAC, Self Aligned Contact) 형성을 위한 SAC 질화막(30)을 증착한다.
이어서, 도 2d에 도시된 바와 같이, SAC 질화막(30) 상에 층간절연막(31, ILD;Inter Layer Dielectric)을 증착한다.
이어서, 층간절연막(30) 상에 소스 콘택 영역(SCR)을 개방시키는 구조의 포토레지스트 패턴(미도시)을 형성한 후, 이를 통해 층간절연막(31)을 식각한다.
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 식각된 층간절연막(31)으로 인해 노출된 부분의 SAC 질화막(30) 및 스페이서(29A)를 식각한다. 이로써, 소스 콘택 영역(SCR)의 터널 산화막(21)을 일부 노출시키는 소스 콘택홀(31)이 형성된다. 이후에는, 소스 콘택홀(31)을 매립하는 소스 콘택 플러그(미도시)를 형성한다.
통상, 이러한 소스 콘택 영역(SCR)의 스페이스(space) 폭(D2)은 스트링 내 이웃하는 셀들 간의 스페이스 폭(D1)보다 더 넓어야 한다. 이는 이웃하는 스트링 간 간섭을 방지하기 위함이다. 그러나, 이와 같이 소스 콘택 영역(SCR)의 스페이스 폭을 선택적으로 넓히는 것은 노광 장비의 한계로 인해 어려운 실정이다.
따라서, 이를 해결하기 위해 종래에는 광근접효과교정(OPC, Optical Proximity effect Correction)을 통해 원하는 소스 콘택 영역(SCR)의 스페이스 폭을 만족할 수 있는 마스크 패턴을 형성하고 있다. 그러나, 이러한 방식을 통해 원하는 소스 콘택 영역(SCR)의 스페이스 폭을 조절하게 되면 주변의 다른 패턴, 즉 셀 영역(CELL)의 패턴 폭에 영향을 주기 때문에 셀 영역(CELL)의 패턴이 정상적으로 형성되지 않아 식각공정시 메모리 셀용 게이트 패턴이 제거되고 남지 않는 문제가 발생한다. 특히, 이러한 문제는 70nm 이하급의 미세패턴으로 가면 갈수록 공정마진이 감소하여 더 큰 문제를 유발하게 된다.
도 3은 실제로 70nm급 플래시 메모리 소자의 게이트 패터닝을 위한 식각공정시 발생되는 문제점을 설명하기 위해 도시한 TEM(Transmission Electron Microscope) 사진이다. 도 3을 참조하면, 셀 영역에서는 문제가 없으나 소스 콘택 영역에서의 패터닝이 비정상적으로 이루어진 것을 볼 수 있다. 또한, 도 4는 종래기술에 따른 OPC 결과를 도시한 도면이다. 도 4를 참조하면, 'A' 부위에서와 같이 패턴이 남아있어야 할 부분이 모두 노광이 되어 현상공정시 모두 제거됨에 따라 패턴이 남아있지 않게 됨을 알 수 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 플래시 메모리 소자를 구성하는 메모리 셀 및 트랜지스터용 게이트 패턴 형성시 정상적인 패터닝이 가능한 플래시 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 영역과 소스 콘택 영역으로 정의된 기판과, 상기 셀 영역의 기판 상에 서로 일정 간격으로 이격되어 형성된 복수의 메모리 셀과, 상기 셀 영역과 상기 소스 콘택 영역 사이의 기판 상에 상기 메모리 셀과 상기 일정 간격으로 이격되어 형성된 소스 선택 트랜지스터용 게이트 패턴과, 상기 소스 콘택 영역의 기판 상에 상기 소스 선택 트랜지스터용 게이트 패턴과 상기 일정 간격으로 이격되어 형성된 더미 게이트 패턴을 포함하는 플래시 메모리 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 소스 콘택 영역으로 정의된 기판을 제공하는 단계와, 상기 셀 영역의 기판 상에는 서로 일정 간격으로 이격된 복수의 메모리 셀을, 상기 셀 영역과 상기 소스 콘택 영역 사이의 기판 상에는 상기 메모리 셀과 상기 일정 간격으로 이격된 소스 선택 트랜지스터용 게이트 패턴을, 상기 소스 콘택 영역의 기판 상에는 상기 소스 선택 트랜지스터용 게이트 패턴과 상기 일정 간격으로 이격된 더미 게이트 패턴을 동시에 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 5는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자를 도시한 단면도이다. 도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 플래시 메모리 소자는 소스 콘택 플러그(73)가 형성될 셀 영역(CELL)에 형성되는 메모리 셀(68C), 소스 콘택 영역(SCR, Source Contact Region)에 형성되는 더미(DUMMY) 게이트 패턴(68B) 및 소스 콘택 영역(SCR) 및 셀 영역(CELL) 사이 영역에 형성되는 소스 선택 트랜지스터(SST1, SST2)용 게이트 패턴(68A) 간의 간격이 모두 'D1'으로 동일한 것을 가장 큰 특징으로 한다. 따라서, 기존과 같이 소스 콘택 영역과 셀 영역에서 서로 다른 패턴 간 간격을 갖는 마스크 패턴을 형성할 필요가 없으므로, 마스크 패터닝시 정상적인 패턴 형성이 가능하다.
이를 위해, 셀 영역(CELL)의 기판(60) 상에는 서로 'D1'의 간격으로 이격된 복수의 메모리 셀(68C)이 형성되고, 소스 콘택 영역(SCR)과 셀 영역(CELL) 사이의 기판(60) 상에는 메모리 셀(68C)과 'D1'의 간격으로 이격된 소스 선택 트랜지스터(SST1, SST2)용 게이트 패턴(68A)이 형성되며, 소스 콘택 영역(SCR)에는 소스 선택 트랜지스터(SST1, SST2)용 게이트 패턴(68A)과 'D1'의 간격으로 이격된 더미(DUMMY) 게이트 패턴(68B)이 형성된다. 또한, 소스 콘택 영역(SCR)에는 더미 게이트 패턴(68B)을 둘러싸고 기판(60)과 전기적으로 연결되는 소스 콘택 플러그(73)가 형성된다.
즉, 더미 게이트 패턴(68B)은 셀 영역(CELL), 소스 콘택 영역(SCR) 및 셀 영역(CELL)과 소스 콘택 영역(SCR) 사이 영역의 기판(60) 상에 형성되는 패턴 간 간격(D1)을 모두 동일하게 조정하기 위해 별도로 형성하는 것이다.
여기서, 통상 메모리 셀은 터널 산화막(61)/플로팅 게이트(62A)/유전체막(63)/콘트롤 게이트(64A)/텅스텐 실리사이드막(65)/캐핑막(66)/하드마스크막(67)의 적층 구조를 갖는다.
또한, 소스 선택 트랜지스터용 게이트 패턴(68A) 및 더미 게이트 패턴(68B)은 터널 산화막(61)/제1 폴리실리콘막(62)/제2 폴리실리콘막(64)/텅스텐 실리사이드막(65)/캐핑막(66)/하드마스크막(67)의 적층 구조를 갖는다. 이때, 터널 산화막(61) 상에 형성된 제1 폴리실리콘막(62) 및 제2 폴리실리콘막(64)은 서로 일정거리 이격된 유전체막(63)을 사이에 두고 서로 전기적으로 연결되어 하나의 게이트 전극을 구성한다.
여기서, 미설명된 도면부호 '69A'는 메모리 셀 및 복수의 게이트 패턴의 양측벽을 보호하기 위한 스페이서이고, '70'은 자기정렬콘택(Self Aligned Contact, SAC) 형성을 위한 SAC 질화막이며, '71'은 복수의 메모리 셀(68C), 더미 게이트 패턴(68B) 및 소스 선택 트랜지스터용 게이트 패턴(68A)을 상부 도전층과 절연시키기 위한 층간절연막(ILD, Inter Layer Dielectric)이다.
이하에서는, 도 6a 내지 도 6d를 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법에 대해 설명하기로 한다.
먼저, 도 6a에 도시된 바와 같이, 셀 영역(CELL)과 소스 콘택 영역(SCR)으로 정의된 반도체 기판(60) 상에 터널 산화막(61)을 형성한다. 이후에는, 터널 산화막(61) 상에 플로팅 게이트용 도전막으로 제1 폴리실리콘막(62) 및 유전체막(63)을 차례로 증착한다. 여기서, 유전체막(63)은 산화막/질화막/산화막(ONO, Oxide/Nitride/Oxide) 구조로 형성한다.
이어서, 소스 선택 트랜지스터가 형성될 영역과 소스 콘택 영역(SCR)에 존재하는 유전체막(63)의 일부를 선택적으로 식각한다. 이는, 소스 선택 트랜지스터가 형성될 영역 및 소스 콘택 영역(SCR)에 형성될 패턴은 메모리 셀로 기능하지 않고 단순히 선택 트랜지스터 및 도전층으로만 기능해야 하기 때문이다.
이어서, 유전체막(63)을 포함한 제1 폴리실리콘막(62) 상에 콘트롤 게이트용 도전막으로 제2 폴리실리콘막(64)을 증착한다. 이후, 제2 폴리실리콘막(64) 상에 텅스텐 실리사이드막(65), 캐핑막(66)을 차례로 증착한다. 이때, 캐핑막(66)은 실리콘 산화 질화막(SiON)으로 형성한다.
이어서, 캐핑막(66) 상에 및 하드마스크막(67)을 증착한다. 이때, 하드마스크막(67)은 산화막 또는 아모르퍼스 카본막(amorphous carbon layer)을 이용하거나, 이들의 적층막을 이용할 수 있다. 여기서, 하드마스크(67)막이 산화막 단일막으로 이용되는 경우에는 TEOS(Tetra Ethyle Ortho Silicate)막으로 형성하는 것이 바람직하다.
이어서, 도면에 도시하진 않았지만, 하드마스크막(67) 상에 반사방지(ARC, Anti Reflective Coating)막을 증착할 수 있다. 이때, 반사방지막은 실리콘 산화 질화막을 사용하여 240~350Å의 두께로 형성한다. 이후에는, 소정의 포토레지스트 패턴을 형성한 후, 이를 통해 반사방지막, 하드마스크막(67)을 식각한다. 이로써, 반사방지막 패턴 및 하드마스크 패턴이 형성된다.
이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 하드마스크 패턴을 통해 캐핑막(66), 텅스텐 실리사이드막(65), 제2 폴리실리콘막(64), 유전체막(63), 제1 폴리실리콘막(62)을 식각한다. 이로써, 셀 영역(CELL) 내에는 복수의 메모리 셀(68C)이 형성되고, 소스 콘택 영역(SCR)에는 더미(DUMMY) 게이트 패턴(68B)이 형성되며, 더미 게이트 패턴(68B)의 양측으로는 제1 및 제2 소스 선택 트랜지스터(SST1, SST2)용 게이트 패턴(68A)이 형성된다.
여기서, 더미 게이트 패턴(68B)은 소스 콘택 영역(SCR)과 셀 영역(CELL)에서의 패턴 간 간격을 모두 동일하게 조정하기 위해 별도로 형성하는 것이다. 따라서, 본 발명의 실시예에 따르면, 더미 게이트 패턴(68B)을 통해 기판(60) 상에 형성되는 모든 패턴 간 간격(D1)이 모두 동일해지므로 플래시 메모리 소자를 구성하는 메모리 셀(68C), 소스 선택 트랜지스터용 게이트 패턴 및 더미 게이트 패턴(68A, 68B) 형성시 정상적인 패터닝이 가능해진다. 이하에서는, 설명의 편의를 위해 소스 선택 트랜지스터용 게이트 패턴 및 더미 게이트 패턴(68A, 68B)을 통틀어 복수의 게이트 패턴이라 약칭하기로 한다.
이어서, 습식식각공정을 실시하여 반사방지막을 제거한다.
이어서, 도 6b에 도시된 바와 같이, 서로 일정한 간격으로 이격된 복수의 메모리 셀 및 게이트 패턴(68A, 68B, 68C)을 덮도록 산화막 계열의 스페이서용 절연막(69)을 증착한다.
이어서, 도 6c에 도시된 바와 같이, 마스크 없이 에치백 공정(etch-back)을 실시하여 서로 일정한 간격으로 이격된 복수의 메모리 셀 및 게이트 패턴(68A, 68B, 68C) 양측벽에 스페이서(69A)를 형성한다.
이어서, 복수의 메모리 셀 및 게이트 패턴을 포함한 스페이서(69A) 상부면 단차를 따라 자기정렬콘택 형성을 위한 SAC 질화막(70)을 증착한다. 이때, SAC 질화막(70)은 후속으로 이어지는 자기정렬콘택 형성시, 즉 소스 콘택 플러그 또는 드 레인 콘택 플러그 형성시 게이트 패턴의 손상을 방지하기 위해 형성한다.
이어서, 도 6d에 도시된 바와 같이, SAC 질화막(70) 상에 층간절연막(701)을 증착한다. 이때, 층간절연막(71)은 산화막 계열의 물질로 형성한다.
이어서, 층간절연막(71) 상에 소스 콘택 영역(SCR)을 개방시키는 구조의 포토레지스트 패턴(미도시)을 형성한 후, 이를 통해 층간절연막(71)을 식각한다. 이로써, 소스 콘택 영역(SCR)의 더미 게이트 패턴(68B) 상부가 노출된다.
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 식각된 층간절연막(71)으로 인해 노출된 부분의 SAC 질화막(70) 및 스페이서(69A)를 식각한다. 이로써, 소스 콘택 영역(SCR)의 터널 산화막(61)을 노출시키는 소스 콘택홀(72)이 형성된다.
이어서, 도면에 도시하진 않았지만, 공지된 콘택 플러그 형성공정에 따라 소스 콘택홀(72)을 매립하는 소스 콘택 플러그(73)를 형성한다. 이때, 소스 콘택 플러그(73)는 더미 게이트 패턴(68B)의 양측으로 노출된 기판(60)과 전기적으로 연결되므로 소스 콘택 영역(SCR)에 존재하는 더미 게이트 패턴(68B)은 전기적으로 문제가 되지 않는다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 셀 영역, 소스 콘택 영역 및 셀 영역과 소스 콘택 영역 사이 영역의 기판 상에 형성되는 패턴 간 간격을 모두 동일하게 조정하기 위해 소스 콘택 영역에 별도로 더미 게이트 패턴을 형성함으로써, 기판 상에 형성되는 패턴 간 간격을 모두 동일하게 조절한다.
따라서, 기존과 같이 소스 콘택 영역과 셀 영역에서 서로 다른 패턴 간 간격을 갖는 마스크 패턴을 형성할 필요가 없으므로, 마스크 패터닝시 정상적인 패턴 형성이 가능하다.

Claims (13)

  1. 셀 영역과 소스 콘택 영역으로 정의된 기판;
    상기 셀 영역의 기판 상에 서로 일정 간격으로 이격되어 형성된 복수의 메모리 셀;
    상기 셀 영역과 상기 소스 콘택 영역 사이의 기판 상에 상기 메모리 셀과 상기 일정 간격으로 이격되어 형성된 소스 선택 트랜지스터용 게이트 패턴; 및
    상기 소스 콘택 영역의 기판 상에 상기 소스 선택 트랜지스터용 게이트 패턴과 상기 일정 간격으로 이격되어 형성된 더미 게이트 패턴
    을 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소스 콘택 영역에 상기 더미 게이트 패턴을 둘러싸고 상기 기판과 전기적으로 연결되도록 형성된 소스 콘택 플러그를 더 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서,
    상기 메모리 셀 및 상기 소스 선택 트랜지스터용 게이트 패턴의 양측벽에 형성된 스페이서;
    상기 스페이서를 포함한 상기 메모리 셀 및 상기 소스 선택 트랜지스터용 게이트 패턴의 상부면 단차를 따라 형성된 자기정렬콘택 절연막; 및
    상기 소스 콘택 플러그의 양측으로 노출된 상기 자기정렬콘택 절연막 상부에 형성된 층간절연막
    을 더 포함하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 자기정렬콘택 절연막은 질화막 계열의 물질로 이루어진 플래시 메모리 소자.
  5. 제 4 항에 있어서,
    상기 스페이서는 산화막 계열의 물질로 이루어진 플래시 메모리 소자.
  6. 셀 영역과 소스 콘택 영역으로 정의된 기판을 제공하는 단계; 및
    상기 셀 영역의 기판 상에는 서로 일정 간격으로 이격된 복수의 메모리 셀을, 상기 셀 영역과 상기 소스 콘택 영역 사이의 기판 상에는 상기 메모리 셀과 상기 일정 간격으로 이격된 소스 선택 트랜지스터용 게이트 패턴을, 상기 소스 콘택 영역의 기판 상에는 상기 소스 선택 트랜지스터용 게이트 패턴과 상기 일정 간격으로 이격된 더미 게이트 패턴을 동시에 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 메모리 셀, 소스 선택 트랜지스터용 게이트 패턴 및 더미 게이트 패턴을 동시에 형성하는 단계는,
    상기 기판 상부 전면에 터널 산화막, 플로팅 게이트용 제1 도전막 및 유전체막을 차례로 형성하는 단계;
    상기 소스 콘택 영역과 상기 소스 선택 트랜지스터용 게이트 패턴이 형성될 영역의 상기 유전체막을 선택적으로 식각하는 단계;
    상기 유전체막을 포함한 상기 제1 도전막 상에 콘트롤 게이트용 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 서로 일정 거리 이격된 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 통해 상기 제2 도전막, 유전체막 및 제1 도전막 일부를 식각하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 하드마스크 패턴은 산화막 단일물질 또는 아모르퍼스 카본막 단일물질 또는 이들의 적층물질로 형성하는 플래시 메모리 소자 제조방법.
  9. 제 6 항 내지 제 8 항 중 어느 하나의 항에 있어서,
    상기 메모리 셀, 상기 소스 선택 트랜지스터용 게이트 패턴 및 상기 더미 게이트 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 전체 구조 상부면 단차를 따라 자기정렬콘택 절연막을 증착하는 단계;
    상기 자기정렬콘택 절연막 상부에 상기 소스 콘택 영역을 개방시키는 구조의 층간절연막을 형성하는 단계;
    상기 소스 콘택 영역의 기판 상부가 노출되도록 상기 층간절연막을 통해 상기 자기정렬콘택 절연막 및 상기 스페이서를 식각하여 소스 콘택홀을 형성하는 단계
    를 더 포함하는 플래시 메모리 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 소스 콘택홀을 형성한 후,
    상기 소스 콘택홀을 매립하는 소스 콘택 플러그를 형성하는 단계를 더 포함하는 플래시 메모리 소자 제조방법.
  11. 제 9 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 메모리 셀, 상기 소스 선택 트랜지스터용 게이트 패턴 및 상기 더미 게이트 패턴을 덮도록 스페이서용 절연막을 증착하는 단계; 및
    상기 스페이서용 절연막을 건식식각하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  12. 제 11 항에 있어서,
    상기 스페이서는 산화막 계열의 물질로 형성하는 플래시 메모리 소자 제조방법.
  13. 제 12 항에 있어서,
    상기 자기정렬콘택 절연막은 질화막 계열의 물질로 형성하는 플래시 메모리 소자 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022666B1 (ko) * 2008-08-27 2011-03-22 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법
CN111968984A (zh) * 2019-05-20 2020-11-20 无锡华润微电子有限公司 闪存存储器的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091530A (ja) 1998-09-10 2000-03-31 Nec Corp 半導体装置及びその製造方法
KR20040008504A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20060036545A (ko) * 2004-10-25 2006-05-02 주식회사 하이닉스반도체 플래쉬 메모리소자의 소스 콘택 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091530A (ja) 1998-09-10 2000-03-31 Nec Corp 半導体装置及びその製造方法
KR20040008504A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20060036545A (ko) * 2004-10-25 2006-05-02 주식회사 하이닉스반도체 플래쉬 메모리소자의 소스 콘택 형성방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022666B1 (ko) * 2008-08-27 2011-03-22 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법
US8253185B2 (en) 2008-08-27 2012-08-28 Hynix Semiconductor Inc. Memory device and method for fabricating the same
US8530309B2 (en) 2008-08-27 2013-09-10 SK Hynix Inc. Memory device and method for fabricating the same
CN111968984A (zh) * 2019-05-20 2020-11-20 无锡华润微电子有限公司 闪存存储器的制备方法
CN111968984B (zh) * 2019-05-20 2023-07-11 无锡华润微电子有限公司 闪存存储器的制备方法

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