KR100831158B1 - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로서, 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 구성된 제1 및 제2 게이트 영역을 형성하는 단계; 상기 제1 및 제2 게이트 영역의 측벽에 3중 절연막 구조의 스페이서막을 형성하는 단계; 상기 스페이서막을 전면식각하여 스페이서 패턴을 형성하는 단계; 상기 반도체 기판 상에 포토레지스트막을 노광 및 현상하여 상기 제1 및 제2 게이트 영역 사이에 스쿰을 형성하는 단계; 상기 스페이서 패턴의 최외각에 위치한 절연막을 제거하는 단계; 상기 스쿰을 제거한 후 상기 게이트 영역 및 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 콘택홀을 형성하여 상기 제1 및 제2 게이트 영역 사이에 드레인 콘택을 형성하는 단계를 포함하여 이루어져, 상기 층간절연막에서의 보이드 발생을 차단할 뿐만 아니라 드레인 콘택 형성시 브리지를 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리, 층간 절연막, 보이드, 언더컷

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device}
도 1 은 종래의 플래시 메모리 소자의 셀 어레이를 도시한 평면도,
도 2 는 도 1에 도시된 셀 어레이 일부분의 A-A'선 단면도,
도 3은 셀 어레이의 층간 절연막 형성시 보이드가 형성된 상태를 도시한 단면도,
도 4 및 도 9는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 20: 터널 산화막
30: 플로팅 게이트 40: 유전체막
50: 컨트롤 게이트 60: 스페이서막
61: 스페이서 패턴 62: 스페이서
63: 제1 산화막 64: 질화막
65: 제2 산화막 70: 층간 절연막
80: 드레인 콘택 150: 포토레지스트 패턴
160: 스쿰 A: 제1 게이트 영역
B: 제2 게이트 영역 D1: 제1 갭영역
D2: 제2 갭영역
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로서, 특히 게이트 영역 사이에서 층간절연막 증착시 보이드 발생을 미연에 방지하고, 콘택 형성시 브리지를 방지하여 소자의 신뢰성을 확보할 수 있는 플래시 메모리 및 그의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Stzic Random Access Memory)과 같이 시간이 지남에 따라 데이터를 읽어버리는 휘발성이면서 데이터의 입출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Electrically erasable and programmalbe ROM)과 같이 전기적으로 데이터의 입출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. 이에 따라, 상기 플래시 메모리는 PC의 Bios용, 셋톱박스, 프린터 및 네크워크 서버등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 추세이다.
이러한 플래시 메모리 소자는 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인(bit line)과 접지라인(ground line)사이에 병렬로 연결되어 고집적화에 유리한 난드형(NAND type)과 , 각각의 셀 트랜지스터들이 비트라인과 접지라인사이에 병렬로 연결되어 고속동작에 유리한 노아형(NOR type)으로 구분된다.
도 1은 일반적은 노아형 플래시 메모리 소자의 셀 어레이의 구조를 도시한 평면도로서, 상기 셀 어레이의 구조는 채널이 형성되어 열전자(Hot electron)가 발생하는 액티브 영역과 주입된 열전자가 저장되는 플로팅 게이트와 드레인 콘택이 나타나 있으며, 'X'는 셀 어레이의 단위 셀을 나타내는 것으로 두 개의 게이트 영역이 하나의 드레인 컨택을 공유하는 구조이다.
도 2는 상기 단위 셀인 'X'를 A-A' 방향으로 절단한 단면도로서, 상기 단위 셀은 데이터가 저장되는 플로팅 게이트(102), 상기 플로팅 게이트(102)와 기판(100) 사이에 형성된 터널 산화막(101)과, 워드라인으로 기능하는 컨트롤 게이트(103)와, 상기 컨트롤 게이트(103)와 플로팅 게이트(102)를 분리시키기 위하여 이들 사이에 형성된 유전체막(105)을 포함한다.
그리고, 상기 게이트 영역을 분리 및 보호하기 위하여 산화막(106)을 도포한 다음 질화막(107)을 도포하여 전면식각을 하여 형성된 ON 구조의 스페이서(108)를 포함한다.
그리고, 상기 스페이서(108)를 마스크로 하여 이온주입에 의해 형성된 소스/드레인 영역(미도시)을 포함한다.
그리고, 상기 스페이서(108) 상부로는 BPSG(Boron Phosphorus Silicate Glass)막 또는 HDP,USG 등의 절연물로 층간절연막(109)을 형성한 다음, 상기 층간절연막(109)을 관통하여 비트라인 콘택이 드레인 콘택(110)으로 도입된다. 여기서, 상기 콘트롤 게이트(103)는 단위 셀의 프로그램(progran), 소거(erase), 독출(read) 할 때 워드라인 역할을 하며 드레인 콘택(110)은 비트라인 역할을 하게 된다.
그런데, 도 3에 도시된 바와 같이, 현재 노아 플래시의 주종을 이루고 있는 0.13㎛급의 플래시 메모리 소자 소자에서는 단위 셀에 콘택이 형성되는 공간이 충분하였으나, 단위 셀의 크기가 작아짐에 따라 단위 셀을 이루는 게이트 영역과 게이트 영역 사이의 간격이 좁기 때문에 층간절연막(109) 증착공정 후 보이드(void)(111)가 발생하게 된다.
이러한 보이드(111)는 각 셀의 특성을 변화시키게 된다. 상기 보이드(111)가 발생하면 워드라인과 워드라인이 서로 다르게 동작되는 문제가 있고, 이후 드레인 콘택(110) 형성 후 금속물질인 텅스텐이 채워지면 상기 보이드(111)에 의하여 텅스텐이 확산되어 단위 셀을 이루는 셀들이 서로 전기적으로 연결되는 문제가 있다. 이로 인해 워드라인이 올바르게 작동되지 않고 동작 오류를 발생하여 셀 동작에 불량이 발생되는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명은 스페이서 형성 시 종래의 ON(Oxide-Nitride) 구조를 ONO(Oxide-Nitride-Oxide) 구조로 형성함으로써 소오스/드레인 형성 후 가장 바깥 측의 산화막을 제거함으로써 층간 절연막 및 드레인 콘택이 형성되는 충분한 공간을 확보하여 보이드 발생을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 구성된 제1 및 제2 게이트 영역을 형성하는 단계; 상기 제1 및 제2 게이트 영역의 측벽에 3중 절연막 구조의 스페이서막을 형성하는 단계; 상기 스페이서막을 전면식각하여 스페이서 패턴을 형성하는 단계; 상기 반도체 기판 상에 포토레지스트막을 노광 및 현상하여 상기 제1 및 제2 게이트 영역 사이에 스쿰을 형성하는 단계; 상기 스페이서 패턴의 최외각에 위치한 절연막을 제거하는 단계; 상기 스쿰을 제거한 후 상기 게이트 영역 및 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 콘택홀을 형성하여 상기 제1 및 제2 게이트 영역 사이에 드레인 콘택을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 플래시 메모리 소자의 제조방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명의 다양한 다른 형태를 구현할 수 있을 것이다.
한편, 어떤 막이나 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다.
도 4 내지 도 9는 본 발명의 플래시 메모리 소자의 제조 공정을 나타내는 단면도로서, 상기 도면을 단계별로 설명한다.
본 발명의 플래시 메모리 소자의 제조방법의 설명은 두 개의 셀 즉 두 개의 제1 및 제2 게이트 영역(A,B)이 하나의 드레인 컨택(90)을 공유하는 구조로 형성된 단위 셀을 기준으로 한다.
도 4에 도시된 바와 같이, 반도체 기판(10) 상에 단위 셀을 이루는 두 개의 제1 및 제2 게이트 영역(A, B)을 각각 형성한다. 상기 제1 및 제2 게이트 영역(A,B)은 동일한 형태이므로 상기 제1 및 제2 게이트 영역의 구성요소는 동일한 부호가 사용된다. 이때, 셀 영역의 형성시 로직영역도 함께 형성되는 것으로 도면에 함께 표시하였으나 설명은 하지 않는다.
상기 제1 및 제2 게이트 영역(A, B)은 데이터가 저장되는 플로팅 게이트(30), 상기 플로팅 게이트(30)와 상기 반도체 기판(10) 사이에 형성된 터널 산화막(20), 워드라인으로 기능하는 컨트롤 게이트(50), 상기 컨트롤 게이트(50)와 플로팅 게이트(30)를 분리시키기 위하여 이들 사이에 형성된 유전체막(40)으로 이루어진다. 여기서, 상기 반도체 기판(10)은 소자분리막(미도시) 형성, 웰(미도시) 형 성 및 채널(미도시) 형성공정이 완료된 상태이다. 그리고 상기 유전체막(40)은 ONO(Oxide-Nitried-Oxide) 구조로 이루어져 있다.
상기 제1 및 제2 게이트 영역(A,B)이 형성된 후에는 이온주입공정으로 상기 제1 및 제2 게이트 영역(A,B) 사이의 반도체 기판(10)에 저농도 불순물을 이온주입하여 LDD(미도시)를 형성한다.
그리고, 상기 제1 및 제2 게이트 영역(A,B)을 분리 및 보호하기 위하여 스페이서막(60)을 형성한다.
상기 스페이서막(60)은 제1 산화막(63)(Oxide), 질화막(64)(Nitride) 및 제2 산화막(65)(Oxide)을 순차적으로 상기 단위 셀 전체에 대하여 증착하여 형성한다.
여기서 상기 제1 산화막(63)(Oxide)은 TEOS가 150~300Å의 두께로 형성되며, 상기 질화막(64)(Nitride)은 SiN가 100~300Å의 두께로 형성되며, 상기 제2 산화막(65)(Oxide)은 TEOS가 500~800Å의 두께로 형성된다.
그 다음, 도 5에 도시된 바와 같이, 상기와 같이 3중막 구조로 형성된 스페이서막(60)을 전면식각 방법을 사용하여 식각시키면 상기 제1 및 제2 게이트 영역(A,B)의 양측으로 스페이서 패턴(61)이 형성되고 상기 제1 게이트 영역(A)과 제2 게이트 영역(B) 사이에 빈 공간인 제1 갭영역(D1)이 형성되면서 상기 제1 갭영역(D1)의 반도체 기판(10) 표면은 노출되어 진다. 이때, 상기 질화막(64)이 식각정지막으로 사용되어 식각공정이 상기 질화막(64)에서 종료되도록 한다.
그리고 상기 스페이서 패턴(61)을 이온주입 마스크로 사용하여 이온주입 공정을 진행하여 반도체 기판(10)의 고농도 불순물 영역인 소오스/드레인 영역(미도 시)을 형성한다.
그 다음, 도 6에 도시된 바와 같이, 상기 반도체 기판(10) 상부로 포토레지스트막을 도포한 후 로직영역에만 포토레지스트 패턴(150)이 형성되도록 노광 및 현상 공정을 실시한다.
이때, 도 7에 도시된 바와 같이, 상기 셀영역의 제1 갭영역(D1)의 포토레지스트막은 노광 및 현상되지 않고 그대로 남아있게 되어 상기 제 1갭영역(D1)에는 스쿰(Scum)(160)이 형성된다.
상기 스쿰(160)은 현상과정에서 포토레지스트막이 충분히 노출되지 않아서 후속공정인 포토레지스트 제거 단계에서 제거되지 않아 발생되는 것이다
상기와 같이 상기 제1 갭영역(D1)에 스쿰(160)이 형성되어 후속 공정인 제2 산화막(65)의 식각공정 시 상기 제1 산화막(63)에 언더컷(Under cut) 현상이 발생되지 않는다.
그 다음, 도 8에 도시된 바와 같이, 상기 제2 산화막(65)을 제거한다. 상기 제2 산화막(65)를 제거하면 상기 제1 게이트 영역(A)과 제2 게이트 영역(B) 사이의 제2 갭영역(D2)이 형성되어 이후 드레인 콘택을 형성하기 위한 공정마진을 충분히 확보하고, 제거되는 상기 제2 산화막(63)의 두께 만큼 게이트 영역(A,B) 사이의 간격을 좁혀 소자의 집적도를 증가시킬 수 있게 된다.
따라서, 상기 스페이서 패턴(61)의 가장 바깥 쪽에 위치한 제2 산화막(65)을 제거한다. 이때, 상기 스페이서 패턴(61)의 프로파일(Profile)이 바뀌어도 플래시 메모리 소자의 전체 동작에 영향을 끼치지 않게 된다.
여기서, 상기 제2 산화막(65)의 식각은 습식식각 공정을 이용하여 BHF용액으로 제거한다. 특히, 상기 제2 산화막(65)의 식각공정시 동일한 물질인 제1 산화막(63)의 가장자리 부분도 함께 식각되어져, 도 8에 도시된 스페이서(62) 및 제2 갭영역(D2)이 형성된다.
이것은 상기 스페이서 패턴(61)을 형성한 후 콘택이 형성되어야 할 제1 갭영역(D1)이 좁기 때문에 층간 절연막(70)의 형성시 보이드가 발생할 수 있으므로, 이를 방지하기 위해 상기 스페이서 패턴(61)의 제2 산화막(65)을 제거함으로써 상기 제1 게이트 영역(A)과 제2 게이트 영역(B) 사이의 충분한 공간인 제2 갭영역(D2)을 확보하여 층간 절연막(70) 형성시 보이드의 발생을 미연에 제거하기 위한 것이다. 특히, 상기 제2 산화막(65)은 제1 산화막(63) 및 질화막(64) 보다 상대적으로 두껍게 형성되어 상기 제2 산화막(65)이 제거되면 상기 제2 갭영역(D2)은 충분한 공간을 확보하게 된다.
또한, 상기 제1 및 제2 게이트 영역(A,B) 사이에 상기 스쿰(160)이 형성되어 상기 제2 산화막(65) 제거를 위한 습식식각 공정시 상기 스쿰(160)이 상기 제 1산화막(63)의 배리어 역할을 하여 상기 식각액이 제1 산화막(63)을 식각하는 것을 방지하게 된다. 따라서, 상기 제1 산화막(63)의 가장자리에 언더컷 현상이 발생되지 않게 되어 후속공정인 컨택 형성시 브리지를 방지할 수 있게 된다.
상기 로직 영역의 포토레지스트 패턴(150) 및 스쿰(160)을 제거한 후, 도 9에 도시된 바와 같이 상기 반도체 기판(10)의 상부로 층간 절연막(70)을 형성한다. 상기 층간 절연막(70)은 PMD(Pre Metal Dielectric)로서 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 또는 PE-TEOS가 사용된다. 이때 상기 제2 갭영역(D2)은 충분한 공간을 가지고 형성되어 상기 층간 절연막(70)의 형성시 보이드가 발생되지 않는다.
그 다음, 상기 제1 게이트 영역(A)과 제2 게이트 영역(B)의 사이에 콘택홀을 형성한 후 금속물질인 텅스텐(W)을 증착하여 드레인 콘택(80)을 형성한다. 이때 상기 층간 절연막(70)의 보이드가 발생되지 않았기 때문에 상기 텅스텐의 증착시 보이드에 의한 확산현상이 나타나지 않으므로 플래시 메모리 소자는 정상적인 동작을 수행할 수 있게 된다.
또한, 상기 제1 및 제2 게이트 영역(A,B)의 제1 산화막(63)에 언더컷 현상이 발생되지 않아서 상기 드레인 콘택(80) 형성 시 상기 콘택홀의 매립물질인 텅스텐에 의한 소자 간의 브리지를 제거할 수 있다
이상과 같이 본 발명에 따른 플래시 메모리 소자의 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법에 의하면, 게이트 영역의 스페이서가 ONO(Oxide-Nitride-Oxide) 구조로 형성되고 소오스/드레인 형성 후 가장 바깥 측의 제2 산화막이 제거되어, 상기 제2 산화막 제거에 의해 게이트 영역 사이에 충분한 공간이 확보된 상태로 층간절연막을 형성함으로써, 상기 층간 절연막에 보이드가 발생되는 것을 방지하여, 이로 인해 비트라인 형성을 위한 드레인 콘택 형성시 워드라인이 전기적으로 연결되는 것을 방지하여 플래시 메모리 소자의 신뢰성을 확보할 수 있을 뿐만 아니라 소자의 고집적화를 실현할 수 있다.
또한, 상기 제2 산화막의 제거는 습식식각 공정에 의해 이루어지는 것으로, 식각액에 의해 상기 제2 산화막 내측의 제1 산화막이 스쿰(Scum)에 의해 식각되는 것을 방지함으로써 상기 제1 산화막의 언더컷 현상이 발생되지 않아서, 90nm 급 플래시 소자제조에 있어서 비트라인을 형성하기 위한 드레인 콘택 형성시 발생할 수 있는 텅스텐의 브리지를 제거할 수 있게 된다.

Claims (8)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 구성된 제1 및 제2 게이트 영역을 형성하는 단계;
    상기 제1 및 제2 게이트 영역의 측벽에 3중 절연막 구조의 스페이서막을 형성하는 단계;
    상기 스페이서막을 전면식각하여 스페이서 패턴을 형성하는 단계;
    상기 반도체 기판 상에 포토레지스트막을 노광 및 현상하여 상기 제1 및 제2 게이트 영역 사이에 스쿰을 형성하는 단계;
    상기 스페이서 패턴의 최외각에 위치한 절연막을 제거하는 단계;
    상기 스쿰을 제거한 후 상기 게이트 영역 및 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 콘택홀을 형성하여 상기 제1 및 제2 게이트 영역 사이에 드레인 콘택을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 스페이서의 3중 절연막 중 가장 바깥 측에 위치한 절연막의 제거는 습식식각 방법을 사용하는 것을 포함하는 플래시 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 습식식각 시 식각용액으로는 BHF 용액이 사용되는 것을 포함하는 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 스페이서막은 제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된 것을 포함하는 플래시 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 스페이서막의 제1 산화막은 TEOS 이고, 질화막은 SiN이고, 제2 산화막은 TEOS 인 것을 포함하는 플래시 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 산화막은 150~300Å, 질화막은 100~300Å, 제2 산화막은 500~800Å의 두께로 형성된 것을 포함하는 플래시 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 스페이서는 제1 산화막, 질화막으로 구성된 것을 포함하는 플래시 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 드레인 콘택은 텅스텐인 것을 포함하는 플래시 메모리 소자의 제조방법.
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