KR20200001436A - 내장 메모리에 대하여 충진 윈도우를 개선하기 위한 방법 - Google Patents

내장 메모리에 대하여 충진 윈도우를 개선하기 위한 방법 Download PDF

Info

Publication number
KR20200001436A
KR20200001436A KR1020180133559A KR20180133559A KR20200001436A KR 20200001436 A KR20200001436 A KR 20200001436A KR 1020180133559 A KR1020180133559 A KR 1020180133559A KR 20180133559 A KR20180133559 A KR 20180133559A KR 20200001436 A KR20200001436 A KR 20200001436A
Authority
KR
South Korea
Prior art keywords
logic
region
layer
gate electrode
memory
Prior art date
Application number
KR1020180133559A
Other languages
English (en)
Other versions
KR102244989B1 (ko
Inventor
멩-한 린
웨이 쳉 우
테-신 치우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200001436A publication Critical patent/KR20200001436A/ko
Application granted granted Critical
Publication of KR102244989B1 publication Critical patent/KR102244989B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 출원의 다양한 실시예는 IC 및 관련 형성 방법에 관한 것이다. 일부 실시예에서, IC는 기판에 집적된 메모리 영역 및 로직 영역을 포함한다. 복수의 메모리 셀 구조물이 메모리 영역 상에 배치된다. 복수의 로직 디바이스가 로직 영역 상에 배치된다. 측벽 스페이서가 로직 디바이스의 측벽 표면을 따라 배치되지만, 메모리 셀 구조물의 측벽 표면을 따라서는 배치되지 않는다. 따라서, 측벽 스페이서가 메모리 영역과 로직 영역 둘 다에 동시 형성된 접근과 비교하여, 인접한 메모리 셀 구조물 사이의 층간 유전체(ILD) 충진(fill-in) 윈도우가 확장된다. 그에 의해, 보이드 형성이 감소되거나 없어질 것이고, 디바이스 품질이 개선될 것이다.

Description

내장 메모리에 대하여 충진 윈도우를 개선하기 위한 방법{METHOD TO IMPROVE FILL-IN WINDOW FOR EMBEDDED MEMORY}
본 출원은 2018년 6월 26일 출원된 미국 가출원 번호 제62/689,885호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
집적 회로(IC; integrated circuit) 제조 산업은 지난 수세기에 걸쳐 급격한 성장을 겪어왔다. IC가 발달함에 따라, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 생성될 수 있는 최소 컴포넌트)는 감소하였다. IC 발달에 있어서 일부 발전은 내장 메모리 기술 및 하이 κ 금속 게이트(HKMG; high κ metal gate) 기술을 포함한다. 내장 메모리 기술은 메모리 디바이스가 로직 디바이스의 동작을 지원하도록 동일 반도체 칩 상에의 로직 디바이스와 메모리 디바이스의 집적이다. 하이 κ 금속 게이트(HKMG) 기술은 금속 게이트 전극 및 하이 κ 게이트 유전체 층을 사용한 반도체 디바이스의 제조이다.
본 출원의 다양한 실시예는 IC 및 관련 형성 방법에 관한 것이다. 일부 실시예에서, IC는 기판에 집적된 메모리 영역 및 로직 영역을 포함한다. 복수의 메모리 셀 구조물이 메모리 영역 상에 배치된다. 복수의 로직 디바이스가 로직 영역 상에 배치된다. 측벽 스페이서가 로직 디바이스의 측벽 표면을 따라 배치되지만, 메모리 셀 구조물의 측벽 표면을 따라서는 배치되지 않는다. 따라서, 측벽 스페이서가 메모리 영역과 로직 영역 둘 다에 동시 형성된 접근과 비교하여, 인접한 메모리 셀 구조물 사이의 층간 유전체(ILD) 충진(fill-in) 윈도우가 확장된다. 그에 의해, 보이드 형성이 감소되거나 없어질 것이고, 디바이스 품질이 개선될 것이다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 및 도 2는 경계 측벽 스페이서를 갖는 내장 메모리 경계 구조물을 포함하는 집적 회로(IC)의 일부 실시예의 다양한 단면도들을 예시한다.
도 3은 도 1의 IC의 일부 추가의 실시예의 단면도를 예시한다.
도4 내지 도 26은 경계 측벽 스페이서를 갖는 내장 메모리 경계 구조물을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도들을 예시한다.
도 27은 도 4 내지 도 26의 일부 실시예의 흐름도를 예시한다.
본 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스 또는 장치의 상이한 배향들을 망라하도록 의도된다. 디바이스 또는 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 더욱이, 용어 “제1”, “제2”, “제3”, “제4” 등은 단지 일반 식별자일 뿐이며, 그리하여 다양한 실시예에서 서로 바뀔 수 있다. 예를 들어, 요소(예컨대, 개구)가 일부 실시예에서 “제1” 요소로 지칭될 수 있으며, 그 요소는 다른 실시예에서 "제2” 요소로서 지칭될 수 있다.
내장 메모리 기술을 이용해 집적 회로(IC)를 제조하는 일부 방법에 따르면, 먼저, 기판의 메모리 영역 상에 메모리 디바이스가 형성되며, 유전체 재료에 의해 절연된 플로팅 게이트 전극 쌍을 형성하고, 플로팅 게이트 전극 위에 제어 게이트 전극 쌍을 형성하고, 제어 게이트 전극 쌍의 대향 측에 선택 게이트 쌍을 형성하는 것을 포함한다. 그 다음, 더미 캐핑 층에 의해 메모리 디바이스가 덮이고 보호되며, 로직 게이트 전극이 메모리 영역 옆의 로직 영역 상에 형성되고 로직 게이트 유전체에 의해 기판으로부터 분리된다. 그 다음, 형성된 메모리 디바이스를 노출시키도록 더미 캐핑 층이 제거되고, 메모리 디바이스의 선택 게이트 전극과 로직 디바이스의 로직 게이트 전극 둘 다의 측벽 표면 상에 측벽 스페이서가 형성된다. 그 후에, 메모리 디바이스의 선택 게이트 전극 및 로직 디바이스의 로직 게이트 전극과 나란히 기판 내에 소스/드레인 영역이 형성된다.
상기에 기재된 방법에 대한 난제는, 선택 게이트 전극의 측벽 표면 상의 측벽 스페이서의 형성은 인접한 선택 게이트 전극 사이의 측방향 공간을 더 좁힌다는 것이다. 메모리 디바이스가 논리 디바이스의 경우보다 더 높은 게이트 높이를 갖기에, 인접한 선택 게이트 전극 사이의 좁은 측방향 공간은 메모리 디바이스에 대한 후속 층간 유전체(ILD; inter-layer dielectric) 재료 충진(filling-in)에 대해 높은 종횡비(aspect ratio)를 초래할 것이다. 그 결과, 인접한 메모리 셀들 사이에 보이드(void)가 형성될 수 있다. 보이드는 후속 제조 프로세스 동안 결함을 유발할 수 있다. 예를 들어, 플러그 또는 컨택을 형성할 때, 충진된 층간 유전체 재료는 전도성 재료로 채워지는 트렌치를 형성하도록 에칭된다. 층간 유전체 재료 내의 보이드는 원치않는 단락 또는 브릿징(bridging)을 도입할 수 있다.
전술한 바에 비추어, 본 출원의 다양한 실시예는 내장 메모리를 포함하는 집적 회로(IC) 및 IC를 형성하는 방법에 관한 것이다. 일부 실시예에서, IC는 기판에 집적된 메모리 영역 및 로직 영역을 포함한다. 메모리 셀 구조물이 메모리 영역 상에 배치된다. 로직 디바이스가 로직 영역 상에 배치된다. 측벽 스페이서가 로직 디바이스의 측벽 표면을 따라 배치되지만 메모리 셀 구조물의 측벽 표면을 따라서는 배치되지 않는다. 그 결과, 나중에 형성되는 컨택 에칭 정지 층(CESL; contact etch stop layer)이 로직 영역 내의 측벽 스페이서에 접촉할 것이고 메모리 영역 내의 메모리 셀 구조물에 직접 접촉할 것이다. 따라서, 인접한 메모리 셀 구조물들 사이의 층간 유전체(ILD) 충진 공간은, 측벽 스페이서가 메모리 영역과 로직 영역 둘 다에 동시 형성된 접근에 비교하여, 확장된다. 그에 의해, 보이드 형성이 감소되거나 없어질 것이고, 디바이스 품질이 개선될 것이다.
도 1은 일부 실시예에 따른 IC(100)의 단면도를 도시한다. IC(100)는 메모리 영역(104m) 및 로직 영역(104l)을 포함하는 기판(104)을 갖는다. 복수의 메모리 셀 구조물(108a, 108b)이 메모리 영역(104m) 상에 배치되고, 로직 디바이스(110)가 로직 영역(104l) 상에 배치된다. 복수의 메모리 셀 구조물(108a, 108b)과 로직 디바이스(110) 사이에 그리고 그 위에 층간 유전체(ILD) 층(162)이 채워진다. 일부 실시예에서, 측벽 스페이서(160)가 로직 디바이스(110)와 나란히 배치되고, 메모리 셀 구조물(108b)에는 없다. 따라서, 인접한 메모리 셀 구조물들 사이(예컨대, 메모리 셀 구조물들(108a 및 108b) 사이)의 공간은, 측벽 스페이서(160)가 메모리 셀 구조물(108a, 108b)과 나란히 형성된 메모리 디바이스에 비교하여, 넓어진다. 그에 의해 층간 유전체(ILD) 층(162)이 공간 내에 더 양호하게 채워지고, 그 안의 보이드는 감소되거나 없어진다. 단순화를 위해, 메모리 셀 구조물(108b)의 컴포넌트만 도 1에 표기되고 이하 기재되어 있지만, 메모리 셀 구조물(108a) 및 도 1에 도시되거나 표기되지 않은 기타 메모리 셀 구조물이 메모리 셀 구조물(108b)과 동일하거나 상이한 컴포넌트를 가질 수 있다는 것을 유의하여야 한다.
기판(104)은 예를 들어 벌크 실리콘 기판, III-V족 기판, SOI(silicon-on-insulator) 기판, 또는 일부 다른 적합한 반도체 기판(들)을 포함할 수 있다. 일부 실시예에서, 메모리 셀 구조물(108b)은 한 쌍의 개별 메모리 소스/드레인 영역(126), 공통 메모리 소스/드레인 영역(128) 및 한 쌍의 선택적 전도성 메모리 채널(130)을 포함한다. 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)은 기판(104)의 상부에 있고, 공통 메모리 소스/드레인 영역(128)은 개별 메모리 소스/드레인 영역(126) 사이에 측방향으로 이격되어 있다. 또한, 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)은 제1 도핑 타입(예컨대, p 타입 또는 n 타입)을 갖는 도핑된 반도체 영역이다. 선택적 전도성 메모리 채널(130)은 제1 도핑 타입과 반대인 제2 도핑 타입(예컨대, p 타입 또는 n 타입)을 갖는 도핑된 반도체 영역이다.
한 쌍의 플로팅 게이트 유전체 층(132), 한 쌍의 플로팅 게이트 전극(134), 한 쌍의 제어 게이트 유전체 층(136), 및 한 쌍의 제어 게이트 전극(138)이 선택적 전도성 메모리 채널(130) 상에 적층된다. 설명을 쉽게 하기 위해, 플로팅 게이트 유전체 층(132) 중의 하나만 132로 표기되어 있고, 플로팅 게이트 전극(134) 중의 하나만 134로 표기되어 있고, 제어 게이트 유전체 층(136) 중의 하나만 136으로 표기되어 있고, 제어 게이트 전극(138) 중의 하나만 138로 표기되어 있다. 플로팅 게이트 유전체 층(132)은 각각 선택적 전도성 메모리 채널(130) 위에 있고, 예를 들어 실리콘 산화물 또는 일부 다른 적합한 유전체(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 플로팅 게이트 전극(134)은 각각 플로팅 게이트 유전체 층(132) 위에 있고, 제어 게이트 유전체 층(136)은 각각 플로팅 게이트 전극(134) 위에 있고, 제어 게이트 전극(138)은 각각 제어 게이트 유전체 층(136) 위에 있다. 일부 실시예에서, 한 쌍의 제어 게이트 하드 마스크(210)가 각각 제어 게이트 전극(138) 위에 있다. 제어 게이트 하드 마스크 층(210)은 각각, 예를 들어 실리콘 질화물, 실리콘 산화믈, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다. 일부 대안의 실시예에서, 제어 게이트 하드 마스크(210)의 일부 또는 전부가 최종 디바이스 구조물에 존재하지 않을 수 있다. 제어 게이트 전극(138) 및 플로팅 게이트 전극(134)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 제어 게이트 유전체 층(136)은 예를 들어 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체(들) 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다. 일부 실시예에서, 제어 게이트 유전체 층(136)은, 제어 게이트 유전체 층(136)이 각각 하부 산화물 층, 상부 산화물 층, 및 하부 산화물 층과 상부 산화물 층 사이에 개재된 중간 질화물 층을 포함하도록 각각 ONO 막을 포함한다.
한 쌍의 제어 게이트 스페이서(140)가 플로팅 게이트 전극(134)의 각각 위에 있다. 각각의 플로팅 게이트 전극의 제어 게이트 스페이서(140)는 각각 대응하는 제어 게이트 전극(138) 각각의 대향 측벽을 라이닝한다. 설명을 쉽게 하기 위해, 제어 게이트 스페이서(140)의 일부만 140으로 표기되어 있다. 플로팅 게이트 스페이서(142)는 각각, 각각이 플로팅 게이트 전극(134) 중의 각자의 플로팅 게이트 전극에 의해 공통 메모리 소스/드레인 영역(128)으로부터 측방향으로 이격되어 있는 선택적 전도성 메모리 채널(130) 위에 있다. 또한, 플로팅 게이트 스페이서(142)는 각각 플로팅 게이트 전극(134) 중의 각자의 플로팅 게이트 전극의 측벽을 라이닝한다. 제어 게이트 스페이서(140) 및 플로팅 게이트 스페이서(142)는 예를 들어 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다. 일부 실시예에서, 제어 게이트 스페이서(140)는 각각의 ONO 막이며, 이들의 구성성분은 설명을 쉽게 하기 위해 도시되지 않는다.
소거 게이트 전극(144) 및 소거 게이트 유전체 층(146)이, 측방향으로 플로팅 게이트 전극(134) 사이에, 공통 메모리 소스/드레인 영역(128) 위에 있다. 소거 게이트 전극(144)은 소거 게이트 유전체 층(146) 위에 있고, 일부 실시예에서 제어 게이트 전극(138)의 상부 표면과 각각 동등한 상부 표면을 갖는다. 소거 게이트 유전체 층(146)은, 공통 메모리 소스/드레인 영역(128)으로부터 소거 게이트 전극(144)을 수직으로 이격시키도록 그리고 플로팅 게이트 전극(134) 및 제어 게이트 스페이서(140)로부터 소거 게이트 전극(144)을 측방향으로 이격시키도록, 소거 게이트 전극(144)의 하측을 감싼다(cup). 소거 게이트 전극(144)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 소거 게이트 유전체 층(146)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
한 쌍의 선택 게이트 유전체 층(148) 및 한 쌍의 선택 게이트 전극(150)이 선택적 전도성 메모리 채널(130) 상에 적층된다. 설명을 쉽게 하기 위해, 선택 게이트 유전체 층(148)의 하나만 148로 표기되어 있다. 선택 게이트 유전체 층(148)은 각각, 각각이 플로팅 게이트 전극(134) 중의 각자의 플로팅 게이트 전극에 의해 공통 메모리 소스/드레인 영역(128)으로부터 측방향으로 이격되어 있는 선택적 전도성 메모리 채널(130) 위에 있다. 선택 게이트 유전체 층(148)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 선택 게이트 전극(150)은 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
메모리 셀 구조물(108b)은 예를 들어 ESF3(third generation embedded superflash) 메모리, ESF1(first generation embedded superflash) 메모리, SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, MONOS(metal-oxide-nitride-oxide-silicon) 메모리, 또는 일부 다른 적합한 타입(들)의 메모리일 수 있거나 또는 달리 이를 포함할 수 있다.
로직 디바이스(110)는 예를 들어 IGFET(insulated field-effect transistor), MOSFET(metal-oxide-semiconductor field-effect transistor), DMOS(double-diffused metal-oxide-semiconductor) 디바이스, BCD(bipolar complementary metal-oxide-semiconductor(CMOS) DMOS) 디바이스, 일부 다른 적합한 트랜지스터 디바이스(들), 또는 일부 다른 적합한 반도체 디바이스(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 일부 실시예에서, 로직 디바이스(110)는 한 쌍의 로직 소스/드레인 영역(152) 및 선택적 전도성 로직 채널(154)을 포함한다. 또한, 로직 소스/드레인 영역(152)은 제1 도핑 타입(예컨대, p 타입 또는 n 타입)을 갖는 도핑된 반도체 영역이다. 또한, 선택적 전도성 로직 채널(154)은 제1 도핑 타입과 반대인 제2 도핑 타입(예컨대, p 타입 또는 n 타입)을 갖는 도핑된 반도체 영역이다.
로직 게이트 유전체 층(156)이 선택적 전도성 로직 채널(154) 위에 있고, 로직 게이트 전극(158)이 로직 게이트 유전체 층(156) 위에 있다. 로직 게이트 전극(158)은 전도성 재료, 예를 들어 도핑된 폴리실리콘, 또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 로직 게이트 유전체 층(156)은 예를 들어 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다. 여기에서 사용될 때, 하이 κ 유전체는 약 3.9보다 큰 유전 상수 κ를 갖는 유전체이다.
일부 실시예에서, 측벽 스페이서(160)는 로직 게이트 전극(158) 및 로직 게이트 유전체 층(156)의 측벽 표면을 라이닝한다. 측벽 스페이서(160)는 예를 들어 실리콘 질화물, 실리콘 산화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 또한, 일부 실시예에서, 컨택 에칭 정지 층(CESL)(166)이 기판(104)의 상부 표면을 따라 배치되며, 메모리 영역(104m) 내의 선택 게이트 전극 쌍(150)의 측벽 표면을 따라 윗쪽으로 연장하고 로직 영역(104l) 내의 측벽 스페이서(160)의 측벽 표면을 따라 윗쪽으로 연장한다. 컨택 에칭 정지 층(CESL)(166)은 선택 게이트 전극 쌍(150)의 측벽 표면과 직접 접촉하고 측벽 스페이서(160)에 의해 로직 게이트 전극(158)의 측벽 표면으로부터 분리된다. 층간 유전체(ILD) 층(162)이 컨택 에칭 정지 층(CESL)(166) 상에 배치되고, 메모리 셀 구조물(108a, 108b) 및 로직 디바이스(110)를 덮는다. 층간 유전체(ILD) 층(162)은 예를 들어 실리콘 산화물, 실리콘 질화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다. 여기에서 사용될 때, 로우 κ 유전체는 약 3.9보다 작은 유전 상수 κ를 갖는 유전체이다. 또한, 일부 실시예에서, 컨택 비아(164)가 층간 유전체(ILD) 층(162)을 통해 로직 소스/드레인 영역(152) 및 개별 메모리 소스/드레인 영역(126)으로 연장한다. 컨택 비아(164)는 전도성이고, 예를 들어 텅스텐, 알루미늄 구리, 구리, 알루미늄, 일부 다른 적합한 금속(들), 또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
일부 실시예에서, 실리사이드 패드(312)가 각각 로직 소스/드레인 영역(152), 개별 메모리 소스/드레인 영역(126), 소거 게이트 전극(144), 선택 게이트 전극(150) 및/또는 로직 게이트 전극(158) 위에 있다. 설명을 쉽게 하기 위해, 실리사이드 패드(312)의 일부만 312로 표기되어 있다. 실리사이드 패드(312)는 예를 들어 니켈 실리사이드, 또는 일부 다른 적합한 실리사이드(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
도 2를 참조하면, 도 1의 메모리 셀 구조물(108b)의 일부 실시예의 확대된 단면도(200)가 제공된다. 일부 실시예에서, 제어 게이트 유전체 층(136)은 하부 산화물 층(118l), 하부 산화물 층(118l) 위의 상부 산화물 층(118u), 및 하부 산화물 층(118l)과 상부 산화물 층(118u) 사이에 수직으로 개재된 중간 질화물 층(118m)을 포함한다. 제어 게이트 스페이서(140)도 또한, 2개의 산화물 층 사이에 개재된 중간 질화물 층을 포함할 수 있다.
도 3을 참조하면, 도 1 및 도 2의 IC의 일부 추가의 실시예의 단면도(300)가 제공된다. 예시된 바와 같이, 일부 실시예에서, 로직 게이트 유전체 층(156)은 하이 κ 유전체이고, 로직 게이트 전극(158)은 금속이다. 선택 게이트 전극(150), 소거 게이트 전극(144), 제어 게이트 전극(138), 및 플로팅 게이트 전극(134)은 도핑된 폴리실리콘이다.
제1 로직 디바이스(110a) 및 제2 로직 디바이스(110b)가, 제1 및 제2 로직 디바이스(110a, 110b) 사이에 측방향으로 로직 아이솔레이션(isolation) 구조물(310)에 의해 물리적으로 그리고 전기적으로 분리된, 기판(104)의 로직 영역(104l) 상에 있다. 로직 아이솔레이션 구조물(310)은 예를 들어 STI 구조물, DTI 구조물, 또는 일부 다른 적합한 아이솔레이션 구조물(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 제1 및 제2 로직 디바이스(110a, 110b)는 각각, 예를 들어 IGFET, MOSFET, DMOS 디바이스, BCD 디바이스, 일부 다른 적합한 트랜지스터 디바이스(들), 또는 일부 다른 적합한 반도체 디바이스(들)일 수 있다. 일부 실시예에서, 제1 로직 디바이스(110a)는 IGFET이고, 제2 로직 디바이스(110b)는 제2 로직 디바이스(110b)보다 더 높은 전압(예컨대, 자릿수가 더 많은 전압)에서 동작하도록 구성된 전력 MOSFET이다. 전력 MOSFET은 예를 들어 DMOS(double-diffused metal-oxide-semiconductor) 디바이스 또는 일부 다른 적합한 전력 MOSFET(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
제1 및 제2 로직 디바이스(110a, 110b)는 각각 한 쌍의 로직 소스/드레인 영역(152) 및 선택적 전도성 로직 채널(154)을 포함한다. 설명을 쉽게 하기 위해, 로직 소스/드레인 영역(152)의 일부만 152로 표기되어 있다. 각 쌍의 로직 소스/드레인 영역(152)은 기판(104)의 상부에 있고 측방향으로 이격되어 있다. 또한, 각 쌍의 로직 소스/드레인 영역(152)은 제1 도핑 타입(예컨대, p 타입 또는 n 타입)을 갖는 도핑된 반도체 영역이다. 선택적 전도성 로직 채널(154)은 각각의 로직 소스/드레인 영역 쌍(152)의 제1 도핑 타입과 반대인 제2 도핑 타입(예컨대, p 타입 또는 n 타입)을 갖는 도핑된 반도체 영역이다.
제1 로직 디바이스(110a) 및 제2 로직 디바이스(110b)는 상이한 동작 전압을 위한 상이한 게이트 유전체 조성을 가질 수 있다. 비한정적인 예를 위한 예로서, 제1 로직 게이트 유전체 층(156a), 제2 로직 게이트 유전체 층(156b), 및 로직 게이트 전극(158)이 제1 로직 디바이스(110a)의 선택적 전도성 로직 채널(154) 상에 적층되는 반면, 제1 로직 게이트 유전체 층(156a)이 제2 로직 디바이스(110b)에는 없다. 로직 게이트 전극(158)은 예를 들어 금속, 또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 또는 달리 이를 포함할 수 있다. 제1 및 제2 로직 게이트 유전체 층(156a, 156b)은 예를 들어 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다. 일부 실시예에서, 제1 로직 게이트 유전체 층(156a)은 실리콘 산화물 및 하이 κ 유전체 스택이고, 제2 로직 게이트 유전체 층(156b)은 더 두꺼운 실리콘 산화물 및 하이 κ 유전체 스택이고, 로직 게이트 전극(158)은 금속이다. 일부 실시예에서, 측벽 스페이서(160)는 로직 게이트 전극(158)의 측벽을 각각 라이닝하는 복수의 측벽 스페이서를 포함한다.
하부 ILD 층(162l) 및 상부 ILD 층(162u)이 기판(104) 상에 적층되며 컨택 비아(164)를 수용한다. 설명을 쉽게 하기 위해, 컨택 비아(164)의 일부만 164로 표기되어 있다. 하부 ILD 층(162l)은 메모리 셀 구조물(108)의 측부로 그리고 제1 및 제2 로직 디바이스(110a, 110b)의 측부로 이루어진다. 또한, 하부 ILD 층(162l)은 메모리 셀 구조물(108)의 상부 표면, 셀 경계 구조물(102)의 상부 표면, 로직 경계 구조물(304)의 상부 표면, 제1 로직 디바이스(110a)의 상부 표면, 및 제2 로직 디바이스(110b)의 상부 표면과 동등한(예컨대, 평면이거나 실질적으로 평면임) 상부 표면을 갖는다. 상부 ILD 층(162u)은 하부 ILD 층(162l), 메모리 셀 구조물(108), 셀 경계 구조물(102), 로직 경계 구조물(304), 제1 로직 디바이스(110a), 및 제2 로직 디바이스(110b)를 덮는다. 하부 및 상부 ILD 층(162l, 162u)은 예를 들어 실리콘 산화물, 실리콘 질화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있거나 또는 달리 이를 포함할 수 있다.
또한, 일부 실시예에서, 플로팅 게이트 전극(134) 위의 제어 게이트 스페이서(140)는 ONO 막이거나 또는 달리 이를 포함하고, 그리고/또는 실리사이드 패드(312)는 각각 소거 게이트 전극(144), 선택 게이트 전극(150), 로직 소스/드레인 영역(152) 및 개별 메모리 소스/드레인 영역(126) 위에 있다. 설명을 쉽게 하기 위해, 제어 게이트 스페이서(140) 중의 하나만 140으로 표기되어 있고, 실리사이드 패드(312)의 일부만 312로 표기되어 있다. ONO 막은 예를 들어 각각 제1 산화물 층(140f), 제2 산화물 층(140s), 및 측방향으로 제1 및 제2 산화물 층(140f, 140s) 사이에 개재된 중간 질화물 층(140m)을 포함할 수 있다. 실리사이드 패드(312)는 예를 들어 니켈 실리사이드, 또는 일부 다른 적합한 실리사이드(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
도 4 내지 도 26을 참조하면, 일련의 단면도들(400-2600)은 메모리 영역 내에 측벽 스페이서가 없는 내장 메모리를 포함하는 IC를 형성하기 위한 방법의 일부 실시예를 예시한다.
도 4의 단면도(400)에 의해 예시된 바와 같이, 메모리 영역(104m) 및 로직 영역(104l)을 포함하는 기판(104)이 준비된다. 일부 실시예에서, 기판(104)을 덮는 희생 하부 패드 층(402’)이 형성되고, 희생 하부 패드 층(402’)을 덮는 희생 상부 패드 층(404’)이 형성된다. 희생 하부 패드 층(402’) 및 희생 상부 패드 층(404’)은 상이한 재료로 형성되고, 예를 들어 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 스퍼터링, 열 산화, 또는 일부 다른 적합한 성장 또는 퇴적 프로세스(들)에 의해 형성될 수 있다. 여기에서 사용될 때, “(들)”의 접미사를 갖는 용어(예컨대, 프로세스)는 예를 들어 단수형이나 복수형일 수 있다. 희생 하부 패드 층(402’)은 예를 들어 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고, 그리고/또는 희생 상부 패드 층(404’)은 예를 들어 실리콘 질화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다.
도 5의 단면도(500)에 의해 예시된 바와 같이, 기판(104)은 메모리 영역(104m) 내에서 리세싱되고(recessed), 희생 유전체 층(502)이 메모리 영역(104m) 내에 형성된다. 일부 실시예에서, 희생 상부 패드 층(404’)은 메모리 영역(104m)에 대응하는 개구를 형성하도록 그리고 로직 영역(104l)을 덮도록 (마스킹 층(504)에 따라) 패터닝된다. 전구체 층(502’)이 기판(104)의 상부 표면으로부터 형성되고, 따라서 메모리 영역(104m) 내의 기판(104)의 상부 표면의 높이를 감소시킨다. 일부 실시예에서, 전구체 층(502’)은 산화물 층이고 습식 프로세스 또는 열 프로세스에 의해 형성된다. 그 후에 전구체 층(502’)은 부분적으로 제거되고, 전구체 층(502’)의 하부 나머지 부분은 희생 유전체 층(502)을 형성한다.
도 6의 단면도(600)에 의해 예시된 바와 같이, 희생 유전체 층(502) 및 희생 하부 패드 층(402’)(도 5 참조)은 제거되어 메모리 영역(104m) 내의 메모리 유전체 층(604) 및 로직 영역(104l) 내의 하부 패드 층(402)으로 교체될 수 있다. 희생 하부 패드 층(404’)이 제거되고, 메모리 영역(104m)에서의 메모리 유전체 층(604) 상에 형성된 메모리 패드 층(602) 및 로직 영역(104l)에서의 하부 패드 층(402) 상에 형성된 상부 패드 층(404)으로 교체된다. 메모리 패드 층(602) 및 상부 패드 층(404)은 하나의 컨포멀(conformal) 층으로서 퇴적된 유전체 재료일 수 있다. 그 다음, 메모리 영역(104m)에서의 컨포멀 유전체 재료의 일부는, 로직 영역(104l)에서의 컨포멀 유전체 재료의 일부의 상부 표면과 정렬된 상부 표면을 갖도록 에칭 및 패터닝된다. 그 다음, 아이솔레이션 구조물이 로직 영역(104l) 내의 로직 아이솔레이션 구조물(310)을 포함하여 메모리 패드 층(602) 및/또는 상부 패드 층(404)을 통해 형성된다. 아이솔레이션 구조물(310)은 로직 영역(104l)을 제1 로직 영역(104l1) 및 제2 로직 영역(104l2)으로 분리한다. 제1 로직 영역(104l1)은 예를 들어 이후에 형성되는 코어 로직 디바이스를 지지할 수 있는 반면에, 제2 로직 영역(104l2)은 예를 들어 이후에 형성되는 고전압 로직 디바이스를 지지할 수 있다. 고전압 로직 디바이스는 예를 들어, 코어 로직 디바이스보다 더 높은 전압(예컨대, 자릿수가 더 높은)에서 동작하도록 구성된 로직 디바이스일 수 있다. 로직 아이솔레이션 구조물(310)은 예를 들어 유전체 재료를 포함할 수 있고, 그리고/또는 예를 들어 STI 구조물, DTI 구조물, 또는 일부 다른 적합한 아이솔레이션 영역(들)일 수 있거나 또는 달리 이를 포함할 수 있다.
일부 실시예에서, 로직 아이솔레이션 구조물(310) 및/또는 메모리 영역(104m) 내의 아이솔레이션 구조물과 같은 다른 아이솔레이션 구조물을 형성하는 프로세스는, 로직 아이솔레이션 구조물(310) 및/또는 다른 아이솔레이션 구조물의 레이아웃으로 하부 및 상부 패드 층(402, 404)을 패터닝하는 것을 포함하고, 레이아웃으로 트렌치를 형성하도록 하부 및 상부 패드 층(402, 404)을 그 자리에 두고 에칭이 기판(104)에 대해 수행된다. 트렌치를 채우는 유전체 층이 형성되고, 트렌치에 아이솔레이션 구조물을 형성하도록 상부 패드 층(404)에 평탄화가 수행된다. 유전체 층은 예를 들어 실리콘 산화물 또는 일부 다른 적합한 유전체 재료(들)로 형성될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 스퍼터링, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 수행될 수 있다. 평탄화는 예를 들어, 화학 기계적 연마(CMP; chemical mechanical polish) 또는 일부 다른 적합한 평탄화 프로세스(들)에 의해 수행될 수 있다. 패터닝은, 예를 들어 포토리소그래피 및 에칭 프로세스를 사용하여 수행될 수 있다.
도 7 내지 도 18의 단면도들(700 내지 1800)에 의해 예시된 바와 같이, 로직 영역(104l) 상에 다층 메모리 막의 나머지를 남기면서, 메모리 셀 구조물이 다층 메모리 막으로부터 메모리 영역(104m) 상에 형성되도록, 일련의 제조 프로세스가 수행된다. 제조 프로세스의 일부가 예로서 아래에 기재되고 한정하는 목적이 아니다.
도 7의 단면도(700)에 의해 예시된 바와 같이, 메모리 패드 층(602) 및 희생 유전체 층(502)(도 6 참조)은 제거되고, 메모리 유전체 층(706) 및 플로팅 게이트 층(702)이 메모리 영역(104m) 상에 형성된다. 일부 실시예에서, 플로팅 게이트 층(702)을 형성 및 패터닝하기 위한 마스킹 층으로서 작용하도록 캐핑 층(704)이 형성 및 패터닝된다. 일부 실시예에서, 캐핑 층(704)은 하나 이상의 유전체 층을 포함할 수 있다. 예를 들어, 캐핑 층(704)은 실리콘 질화물 층 및 실리콘 질화물 층 상에 형성된 실리콘 산화물 층을 포함할 수 있다. 캐핑 층(704)은 메모리 영역(104m)에 대응하는 개구를 갖도록 그리고 로직 영역(104l)을 덮도록 형성 및 패터닝된다. 플로팅 게이트 층(702)은 먼저 메모리 영역(104m)을 덮는 메모리 유전체 층(706) 위에 형성되고 로직 영역(104l)을 덮는 캐핑 층(704) 위에 형성된다. 플로팅 게이트 층(702)은 예를 들어 컨포멀로 형성될 수 있고, 그리고/또는 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 적합한 전도성 재료(들)로 형성될 수 있다. 일부 실시예에서, 플로팅 게이트 층(702)은 CVD, PVD, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 형성된다. 그 다음, 캐핑 층(704)에 도달할 때까지 플로팅 게이트 층(702)의 상부에 평탄화가 수행되며, 그에 의해 캐핑 층(704)으로부터 플로팅 게이트 층(702)을 제거한다. 일부 실시예에서, 평탄화는 플로팅 게이트 층(702)의 최상부 표면을 캐핑 층(704)의 최상부 표면과 대략 동등하게까지 리세싱한다. 평탄화는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 플로팅 게이트 층(702)은 보다 나은 커플링 비를 위해 더 낮아진다. 플로팅 게이트 층(702)은 습식 에칭 백 프로세스에 의해 낮아질 수 있다. 플로팅 게이트 층(702)을 낮춘 후에, 캐핑 층(704)이 그 후에 제거될 수 있다. 예를 들어, 적어도 캐핑 층의 실리콘 산화물 층은 플로팅 게이트 층(702)을 낮추는 동안 또는 그 후에 제거될 수 있다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 플로팅 게이트 층(702) 및 상부 패드 층(404)을 덮는 다층 메모리 막이 형성된다. 다층 메모리 막은 제어 게이트 유전체 층(902), 제어 게이트 층(904) 및 제어 게이트 하드 마스크 층(906)을 포함한다. 일부 실시예에서, 제어 게이트 유전체 층(902)은 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합을 포함한다. 예를 들어, 제어 게이트 유전체 층(902)은 ONO 막일 수 있고, 그리고/또는 하부 산화물 층(902l), 하부 산화물 층(902l)을 덮는 중간 질화물 층(902m), 및 중간 질화물 층(902m)을 덮는 상부 산화물 층(902u)을 포함할 수 있다. 제어 게이트 유전체 층(902)은 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 프로세스(들), 또는 전술한 바의 임의의 조합에 의해 형성될 수 있다. 제어 게이트 유전체 층(902)을 덮는 제어 게이트 층(904)이 형성된다. 제어 게이트 층(904)은 예를 들어 컨포멀로 형성될 수 있고, 그리고/또는 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 적합한 전도성 재료(들)로 형성될 수 있다. 또한, 일부 실시예에서, 제어 게이트 층(904)은 CVD, PVD, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 형성된다. 제어 게이트 층(904)을 덮는 제어 게이트 하드 마스크 층(906)이 형성된다. 일부 실시예에서, 제어 게이트 하드 마스크 층(906)은 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합을 포함한다. 예를 들어, 제어 게이트 하드 마스크 층(906)은 질화물-산화물-질화물(NON) 막일 수 있고, 그리고/또는 하부 질화물 층(906l), 하부 질화물 층(906l)을 덮는 중간 산화물 층(906m), 및 중간 산화물 층(906m)을 덮는 상부 질화물 층(906u)을 포함할 수 있다. 제어 게이트 하드 마스크 층(906)은 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 프로세스(들), 또는 전술한 바의 임의의 조합에 의해 형성될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 메모리 영역(104m)으로부터 다층 메모리 막의 일부를 제거하도록 다층 메모리 막에 에칭이 수행되며, 그에 의해 플로팅 게이트 층(702) 상에 한 쌍의 제어 게이트 전극(138)을 형성한다. 또한, 에칭은 한 쌍의 제어 게이트 유전체 층(136) 및 한 쌍의 제어 게이트 하드 마스크(210)를 형성한다. 제어 게이트 유전체 층(136)은 각각 제어 게이트 전극(138) 아래에 있고, 제어 게이트 하드 마스크(210)는 각각 제어 게이트 전극(138) 위에 있다. 일부 실시예에서, 에칭을 수행하는 프로세스는, 로직 영역(104l)을 덮도록 그리고 제어 게이트 전극(138)의 레이아웃으로 메모리 영역(104m)을 부분적으로 덮도록, 다층 메모리 막 상에 마스킹 층(예컨대, 도면에 도시되지 않은 포토레지스트 층)을 형성 및 패터닝하는 것을 포함한다. 그 다음, 에천트가 플로팅 게이트 층(702)에 도달할 때까지 마스킹 층을 그 자리에 두고 다층 메모리 막에 에천트가 적용되며, 이후에 마스킹 층이 제거된다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 도 10의 구조물을 덮고 라이닝하는 제어 게이트 스페이서 층(1102)이 형성된다. 제어 게이트 스페이서 층(1102)은 예를 들어 컨포멀로 형성될 수 있고, 그리고/또는 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합으로 형성될 수 있다. 일부 실시예에서, 제어 게이트 스페이서 층(1102)은 ONO 막이거나 또는 달리 이를 포함할 수 있고, 그리고/또는 하부 산화물 층(1102l), 하부 산화물 층(1102l) 위의 중간 질화물 층(1102m), 및 중간 질화물 층(1102m) 위의 상부 산화물 층(1102u)을 포함한다. 또한, 제어 게이트 스페이서 층(1102)은, 예를 들어 CVD, PVD, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 형성될 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 제어 게이트 전극(138)의 측벽을 따라 제어 게이트 스페이서(140)를 형성하도록 제어 게이트 스페이서 층(1102)(도 11 참조)에 제1 에칭이 수행된다. 일부 실시예에서, 에칭을 수행하는 프로세스는, 제어 게이트 스페이서 층(1102)의 수평 세그먼트가 제거될 때까지, 제어 게이트 스페이서 층(1102)에 하나 이상의 에천트를 적용하는 것을 포함한다. 그 다음, 한 쌍의 플로팅 게이트 전극(134) 및 한 쌍의 플로팅 게이트 유전체 층(132)을 형성하도록, 제어 게이트 스페이서(140)를 그 자리에 두고 플로팅 게이트 층(702) 및 메모리 유전체 층(706)(도 11 참조)에 제2 에칭이 수행된다. 플로팅 게이트 전극(134)은 각각 제어 게이트 전극(138) 아래에 있고, 플로팅 게이트 층(702)으로부터 형성된다. 플로팅 게이트 유전체 층(132)은 각각 플로팅 게이트 전극(134) 아래에 있고, 메모리 유전체 층(706)으로부터 형성된다. 에칭 동안, 제어 게이트 스페이서(140) 및 제어 게이트 하드 마스크(210)는 마스크로서 작용한다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 플로팅 게이트 스페이서(142)가 플로팅 게이트 전극(134) 및 제어 게이트 스페이서(140)의 측벽 상에 형성된다. 일부 실시예에서, 플로팅 게이트 스페이서(142)는 실리콘 산화물, 일부 다른 적합한 산화물(들) 또는 일부 다른 적합한 유전체(들)를 포함한다. 또한, 일부 실시예에서, 플로팅 게이트 스페이서(142)를 형성하는 프로세스는, 플로팅 게이트 스페이서 층을 퇴적한 다음, 플로팅 게이트 스페이서 층의 수직 세그먼트를 제거하지 않고서 플로팅 게이트 스페이서 층의 수평 세그먼트를 제거하기 위한 에칭을 포함한다. 플로팅 게이트 스페이서 층은 예를 들어 컨포멀로 퇴적될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 형성될 수 있다.
그 다음, 공통 메모리 소스/드레인 영역(128)이 기판(104)에, 측방향으로 플로팅 게이트 전극(134) 사이에 형성된다. 일부 실시예에서, 공통 메모리 소스/드레인 영역(128)을 형성하는 프로세스는, 측방향으로 플로팅 게이트 전극(134) 사이에 공통 소스/드레인 갭 외부의 로직 영역(104l) 및 메모리 영역(104m)을 덮는 마스킹 층(1302)을 형성 및 패터닝하는 것을 포함한다. 마스킹 층(1302)을 그 자리에 두고 이온 주입 또는 일부 다른 적합한 도핑 프로세스(들)가 수행되고, 이후에 마스킹 층이 제거된다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 공통 메모리 소스/드레인 영역(128)을 덮으며, 또한 공통 소스/드레인 갭 내의 플로팅 게이트 전극(134)의 측벽 및 제어 게이트 스페이서(140)의 측벽을 라이닝하는 소거 게이트 유전체 층(146)이 형성된다. 소거 게이트 유전체 층(146)은 예를 들어 산화물, 질화물, 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다. 일부 실시예에서, 소거 게이트 유전체 층(146)을 형성하는 프로세스는, 고온 산화(HTO; high temperature oxidation), 인시추 스팀 생성(ISSG; in situ steam generation) 산화, 일부 다른 적합한 퇴적 또는 성장 프로세스(들), 또는 전술한 바의 임의의 조합을 포함한다. 또한, 일부 실시예에서, 프로세스는 공통 소스/드레인 갭 외부의 메모리 영역(104m)의 일부 상에 형성한 유전체 재료를 제거하는 것을 포함한다.
그 다음, 플로팅 게이트 전극(134)의 대향 측 상의 메모리 영역(104m)의 일부를 덮는 메모리 유전체 층(1402)이 형성된다. 메모리 유전체 층(1402)은 예를 들어 산화물, 질화물, 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다. 메모리 유전체 층(1402)은 예를 들어 HTO, ISSG 산화, 일부 다른 적합한 퇴적 또는 성장 프로세스(들), 또는 전술한 바의 임의의 조합에 의해 형성될 수 있다. 메모리 게이트 층(1404) 및 메모리 하드 마스크 층(1406)이 메모리 유전체 층(1402) 상에 형성된다. 메모리 게이트 층(1404)은 예를 들어 컨포멀로 형성될 수 있고, 그리고/또는 예를 들어 도핑된 폴리실리콘, 금속, 또는 일부 다른 적합한 전도성 재료(들)로 형성될 수 있다. 메모리 게이트 층(1404)은, 예를 들어 CVD, PVD, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 형성될 수 있다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 메모리 하드 마스크 층(1406)(도 14 참조)은, 공통 메모리 소스/드레인 영역(128)의 대향 측 상의 한 쌍의 선택 게이트 하드 마스크(208) 및 공통 메모리 소스/드레인 영역(128) 위의 소거 게이트 하드 마스크(212)를 형성하도록 패터닝된다. 그 다음, 한 쌍의 선택 게이트 전극(150), 소거 게이트 전극(144) 및 한 쌍의 선택 게이트 유전체 층(148)을 형성하도록, 선택 게이트 하드 마스크(208) 및 소거 게이트 하드 마스크(212)를 그 자리에 두고 메모리 게이트 층(1404) 및 메모리 유전체 층(1402)(도 14 참조)에 에칭이 수행된다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 상기 기재된 구조물을 덮는 제1 하드 마스크 ARC(1602)가 형성되며 그 다음에 평탄화 프로세스가 이어진다. 그리하여, 하드 마스크(210, 212, 208) 및 제어 게이트 하드 마스크 층(906)의 하부 부분을 노출시키도록 제1 하드 마스크 ARC(1602)가 충분히 에칭되면, 제1 하드 마스크 ARC(1602)의 상부 표면, 하드 마스크(210, 212, 208)의 상부 표면 및 제어 게이트 하드 마스크 층(906)의 상부 표면은 함께 에칭백된다. 제1 하드 마스크 ARC(1602)는 코팅 프로세스에 의해 형성될 수 있거나, 또는 예를 들어 CVD, PVD, 또는 일부 다른 적합한 퇴적 프로세스(들)에 의해 퇴적될 수 있다. 평탄화는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 일부 실시예에서, 제1 하드 마스크 ARC(1602)(도 16 참조)는, 예를 들어 또다른 에칭 프로세스 또는 일부 다른 적합한 제거 프로세스(들)에 의한 에칭 후에 제거된다. 도 16의 구조물을 덮는 더미 라이너 층(1702)이 형성된다. 더미 라이너 층(1702)은 예를 들어 컨포멀로 형성될 수 있다. 일부 실시예에서, 더미 라이너 층(1702)은 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성된다. 더미 라이너 층(1702)을 덮는 더미 캐핑 층(1704)이 형성된다. 일부 실시예에서, 더미 캐핑 층(1704)은 폴리실리콘 또는 일부 다른 적합한 재료(들)로 형성된다. 또한, 더미 라이너 층(1702) 및/또는 더미 캐핑 층(1704)은 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 프로세스(들), 또는 전술한 바의 임의의 조합 다음 평탄화 프로세스에 의해 형성될 수 있다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 로직 영역(104l) 내에서, 더미 캐핑 층(1704), 더미 라이너 층(1702), 제어 게이트 층(904), 제어 게이트 유전체 층(902), 상부 패드 층(404), 및 하부 패드 층(402)(도 17 참조)에 에칭이 수행된다. 일부 실시예에서, 에칭은 메모리 영역(104m)을 덮는 포토레지스트 층(1802)을 형성 및 패터닝함으로써 수행된다. 그 다음, 에천트가 기판(104)의 상부 표면에 도달할 때까지 포토레지스트 층(1802)을 그 자리에 두고 에천트가 적용되고, 포토레지스트 층(1802)은 이후에 스트리핑된다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 로직 영역(104l) 내에 로직 디바이스가 형성된다. 일부 실시예에서, 다양한 로직 디바이스가 로직 디바이스(104l) 내에 형성되며, 게이트 유전체 및 게이트 전극 조성이 다양하다. 예로서, 제1 로직 디바이스(110a)가 제1 로직 영역(104l1)에 형성되고, 제2 로직 디바이스(110b)가 제2 로직 영역(104l2)에 형성된다. 제1 로직 디바이스(110a) 및 제2 로직 디바이스(110b)는, 제1 로직 영역(104l1) 및 제2 로직 영역(104l2)에 각각 제1 로직 게이트 유전체 층(156a) 및 제2 로직 게이트 유전체 층(156b)을 형성함으로써 형성될 수 있다. 제2 로직 게이트 유전체 층(156b)은, 제1 로직 영역(104l1)에는 아니며 제2 로직 영역(104l2)에 HV 유전체 층(1902)을 퇴적 및 패터닝함으로써 형성될 수 있다. 그 다음, 로직 유전체 층이, 제1 로직 게이트 유전체 층(156a)을 형성하도록 제2 로직 영역(104l2)에서의 HV 유전체 층(1902) 상에 그리고 HV 유전체 층(1902)과 집합적으로 제2 로직 게이트 유전체 층(156b)을 형성하도록 제1 로직 영역(104l1)에서의 기판(104) 바로 위에, 형성 및 패터닝된다. 도면에는 도시되지 않았지만, 로직 유전체 층은 하나 이상의 산화물 또는 다른 유전체 층을 포함할 수 있고, 기판(104)의 상이한 로직 영역에서 조성 및 두께를 달리하여 형성 및 패터닝될 수 있다. 또한, 로직 게이트 층이, 제1 로직 영역(104l1)에 제1 로직 게이트 전극(158a)을 형성하도록 제1 로직 게이트 유전체 층(156a) 상에 그리고 제2 로직 영역(104l2)에 제2 로직 게이트 전극(158b)을 형성하도록 제2 로직 게이트 유전체 층(156b) 상에, 형성 및 패터닝된다. HV 유전체 층(1902)은 예를 들어 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합으로 형성될 수 있다. HV 유전체 층(1902)은 컨포멀로 형성될 수 있고, 그리고/또는 CVD, PVD, 일부 다른 적합한 성장 또는 퇴적 프로세스(들), 또는 전술한 바의 임의의 조합에 의해 형성된다. 로직 유전체 층은 예를 들어 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합으로 형성될 수 있다. 로직 게이트 층은 예를 들어 도핑 또는 미도핑 폴리실리콘, 금속, 일부 전도성 재료, 또는 일부 다른 적합한 재료(들)로 형성될 수 있다. 일부 실시예에서, 로직 유전체 층 및 로직 게이트 층은 컨포멀로 형성되고, 그리고/또는 CVD, PVD, 무전해 도금, 전해 도금, 일부 다른 적합한 성장 또는 퇴적 프로세스(들), 또는 전술한 바의 임의의 조합에 의해 형성된다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 더미 캐핑 층(1704)을 여전히 그 자리에 두고, 측벽 스페이서(160)가 로직 게이트 전극(158a, 158b)의 측벽을 따라 형성된다. 선택 게이트 전극(150)은 더미 라이너 층(1702) 및 더미 캐핑 층(1704)에 의해 덮이며, 그리하여 측벽 스페이서(160)가 선택 게이트 전극(150)과 나란히는 형성되지 않는다. 더미 캐핑 층(1704) 및 더미 라이너 층(1702)이 선택 게이트 전극(150)의 측부로부터 제거되고 측벽 스페이서(160)가 선택 게이트 전극(150)과 나란히 형성되는 대안의 접근에 비교하여, 인접한 선택 게이트 전극(150) 사이의 측방향 공간이 넓어진다. 따라서, 나중에 측방향 공간에 채워질(예를 들어, 도 23의 단면도(2300)에 의해 예시된 바와 같이) 층간 유전체에 대한 충진 윈도우가 증가된다. 보이드가 감소될 것이고, 층간 유전체에 대한 충진 품질이 개선될 것이다.
일부 실시예에서, 측벽 스페이서(160)는 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합을 포함한다. 또한, 일부 실시예에서, 측벽 스페이서(160)를 형성하는 프로세스는, 도 20의 구조물을 덮고 라이닝하는 스페이서 층을 퇴적하는 것을 포함한다. 그 다음, 스페이서 층의 수직 세그먼트를 제거하지 않고 스페이서 층의 수평 세그먼트를 제거하도록 스페이서 층에 에칭 백이 수행된다. 스페이서 층은 예를 들어 컨포멀로 퇴적될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 프로세스(들), 또는 전술한 바의 임의의 조합에 의해 형성될 수 있다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 메모리 영역(104m)으로부터 제거될 더미 캐핑 층(1704) 및 더미 라이너 층(1702)에 에칭이 수행된다. 일부 실시예에서, 에칭으로부터 로직 디바이스(110a, 110b)를 덮고 보호하도록 마스킹 층(2102)이 사용된다. 에칭은 일련의 건식 및/또는 습식 에칭 프로세스를 포함한다. 마스킹 층(2102)은 포토레지스트에 의해 형성될 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 각각 선택 게이트 전극(150)과 접하는 개별 메모리 소스/드레인 영역(126)이 메모리 영역(104m) 내에 형성된다. 또한, 로직 게이트 전극(158a, 158b)의 대향 측벽과 각각 접하는 각 쌍의 소스/드레인 영역을 갖는 로직 소스/드레인 영역(152)이 로직 영역(104l) 내에 쌍으로 형성된다. 일부 실시예에서, 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152)을 형성하는 프로세스는 기판(104)으로의 이온 주입을 포함한다. 다른 실시예에서, 이온 주입이 아닌 다른 일부 프로세스가 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152)을 형성하도록 사용된다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152) 상에 실리사이드 패드(312)가 형성된다. 설명을 쉽게 하기 위해, 실리사이드 패드(312)의 일부만 312로 표기되어 있다. 실리사이드 패드(312)는 예를 들어 니켈 실리사이드 또는 일부 다른 적합한 실리사이드(들)일 수 있거나 또는 달리 이를 포함할 수 있고 그리고/또는 예를 들어 살리사이드 프로세스 또는 일부 다른 적합한 성장 프로세스(들)에 의해 형성될 수 있다.
도 23의 단면도(23)에 의해 예시된 바와 같이, 도 22의 구조물을 덮는 컨택 에칭 정지 층(CESL)(166) 및 하부 층간 유전체(ILD) 층(162l)이 형성된다. 하부 ILD 층(162l)은 예를 들어 산화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있다. 하부 ILD 층(162l)은 예를 들어 CVD, PVD, 스퍼터링, 또는 전술한 바의 임의의 조합 다음에 평탄화 프로세스에 의해 퇴적될 수 있다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 하부 층간 유전체(ILD) 층(162l) 및 컨택 에칭 정지 층(CESL)(166)에 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한, 제어, 선택 및 소거 게이트 하드 마스크(210, 208, 212)를 제거하고 대응하는 게이트 전극을 노출시킬 수 있다. 평탄화 프로세스는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스(들)일 수 있다. 하부 ILD 층(162l)은 나머지 구조물의 상부 표면과 공면이거나 실질적으로 공면인 상부 표면을 갖도록 형성된다. 평탄화 프로세스는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스(들)일 수 있다. 평탄화 프로세스는 또한, 하부 ILD 층(162l)의 상부 표면을 로직 게이트 전극(158a, 158b)의 상부 표면과 대략 동등하게 리세싱할 수 있으며, 그에 의해 로직 게이트 전극(158a, 158b), 소거 게이트 전극(144) 및 선택 게이트 전극(150)을 노출시킬 수 있다. 도 24에는 도시되지 않았지만, 일부 실시예에서, 실리사이드 패드가 또한, 평탄화 프로세스 후에 도 3에 도시된 바와 유사하게 소거 게이트 전극(144) 및 선택 게이트 전극(150) 상에 형성될 수 있다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 그 다음 교체 게이트 프로세스가 수행되는데, 로직 게이트 전극(158a, 158b)을 제거하도록 로직 게이트 전극(158a, 158b)에 에칭이 수행된다. 일부 실시예에서, 에칭은 로직 게이트 전극(158a, 158b)이 제거될 때까지 구조물의 다른 영역을 보호할 마스킹 층을 그 자리에 두고 수행된다. 그 다음, 로직 게이트 전극(158a, 158b)을 대신하여 금속 게이트 전극(158a’, 158b’)이 형성된다. 금속 게이트 전극(158a’, 158b’)은 예를 들어, 금속, 로직 게이트 전극(158a, 158b)과 상이한 재료, 또는 일부 다른 적합한 전도성 재료(들)일 수 있다. 일부 실시예에서, 금속 게이트 전극(158a’, 158b’)을 형성하기 위한 프로세스는, 예를 들어 CVD, PVD, 무전해 도금, 전해 도금, 또는 일부 다른 적합한 성장 또는 퇴적 프로세스(들)에 의해 전도성 층을 형성하는 것을 포함한다. 그 다음, 하부 ILD 층(162l)에 도달할 때까지 전도성 층에 평탄화가 수행된다. 평탄화는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 도 25의 구조물을 덮으며 평면이거나 실질적으로 평면인 상부 표면을 갖는 상부 ILD 층(162u)이 형성된다. 상부 ILD 층(162u)은 예를 들어 산화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 바의 임의의 조합일 수 있다. 또한, 상부 ILD 층(162u)은 예를 들어, 상부 ILD 층(162u)을 퇴적하고, 그 후에 상부 ILD 층(162u)의 상부 표면에 평탄화를 수행함으로써 형성될 수 있다. 퇴적은, 예를 들어 CVD, PVD, 스퍼터링, 또는 전술한 바의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 26의 단면도(2600)에 의해 또한 예시된 바와 같이, 상부 ILD 층(162u) 및 하부 ILD 층(162l)을 통해 개별 메모리 소스/드레인 영역(126), 로직 소스/드레인 영역(152), 공통 메모리 소스/드레인 영역(128), 제어 게이트 전극(138), 선택 게이트 전극(150), 소거 게이트 전극(144), 로직 게이트 전극(158a, 158b), 또는 전술한 바의 임의의 조합으로 연장하는 컨택 비아(164)가 형성된다.
도 27을 참조하면, 경계 측벽 스페이서를 갖는 내장 메모리 경계 구조물을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 흐름도(2700)가 제공된다. IC는 예를 들어 도 4 내지 도 26의 IC에 대응할 수 있다.
2702에서, 기판이 제공된다. 기판은 메모리 영역 및 로직 영역을 포함한다. 메모리 유전체 층이 메모리 영역에 형성된다. 예를 들어 도 4를 참조하자.
2704에서, 기판은 메모리 영역 내에서 리세싱된다. 메모리 유전체 층이 메모리 영역 내에 형성된다. 예를 들어 도 5를 참조하자.
2706에서, 기판을 덮는 다층 메모리 막이 메모리 영역 내에 형성된다. 예를 들어 도 6 내지 도 9를 참조하자.
2708에서, 다층 메모리 막으로부터 메모리 영역 내에 메모리 셀 구조물이 형성된다. 예를 들어 도 10 내지 도 16을 참조하자.
2710에서, 메모리 셀 구조물을 덮는 더미 캐핑 층이 메모리 영역에 형성된다. 그 다음, 로직 영역 내에 로직 디바이스가 형성되며, 메모리 영역은 더미 캐핑 층에 의해 보호된다. 예를 들어 도 17 내지 도 19를 참조하자.
2712에서, 여전히 메모리 영역을 덮는 더미 캐핑 층을 그 자리에 두고, 측벽 스페이서가 로직 영역 내의 로직 디바이스와 나란히 형성된다. 그 결과, 측벽 스페이서가 메모리 영역에는 형성되지 않는다. 예를 들어 도 20을 참조하자.
2714에서, 더미 캐핑 층이 메모리 영역에서 제거된다. 예를 들어 도 21을 참조하자.
2716에서, 소스/드레인 영역이 메모리 영역 및 로직 영역에 있다. 예를 들어 도 22를 참조하자.
2718에서, 메모리 영역에서의 메모리 디바이스 구조물과 로직 영역 내의 로직 디바이스 사이의 공간을 채우도록 하부 층간 유전체 층이 형성된다. 메모리 영역에는 측벽 스페이서가 없기 때문에 층간 유전체 층의 충진을 위한 메모리 디바이스 사이의 종횡비는 낮아진다. 예를 들어 도 23을 참조하자.
2720에서, 로직 영역 내의 로직 디바이스에 대하여 로직 게이트 전극을 금속 게이트 전극으로 교체하도록 교체 게이트 프로세스가 수행된다. 예를 들어 도 24 및 도 25를 참조하자.
2722에서, 메모리 영역에서의 메모리 디바이스 구조물 및 로직 영역 내의 로직 디바이스 위의 하부 층간 유전체 층 상에 상부 층간 유전체 층이 형성된다. 그 후에 컨택이 형성될 수 있다. 예를 들어 도 26을 참조하자.
도 27의 흐름도(2700)는 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시된 동작 전부가 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데에 요구되는 것이 아닐 수 있고, 여기에 도시된 동작 중의 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
전술한 바에 비추어, 본 출원의 일부 실시예는 집적 회로(IC)에 관한 것이다. IC는 기판에 집적된 메모리 영역 및 로직 영역을 포함한다. 메모리 셀 구조물이 상기 메모리 영역 상에 배치된다. 상기 메모리 셀 구조물은 상기 기판 위에 각각 배치된 제어 게이트 전극 쌍 및 상기 제어 게이트 전극 쌍의 대향 측에 배치된 선택 게이트 전극 쌍을 포함한다. 로직 디바이스가 상기 로직 영역 상에 배치된다. 상기 로직 디바이스는 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 로직 게이트 전극을 포함한다. 측벽 스페이서가 상기 로직 게이트 전극의 측벽 표면을 따라 배치된다. 컨택 에칭 정지 층(CESL)이 상기 기판의 상부 표면을 따라 배치되며, 상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 측벽 표면을 따라 윗쪽으로 연장하고 상기 로직 영역 내의 상기 측벽 스페이서의 측벽 표면을 따라 윗쪽으로 연장한다. 상기 컨택 에칭 정지 층(CESL)은, 상기 선택 게이트 전극 쌍의 측벽 표면과 직접 접촉하고 상기 측벽 스페이서에 의해 상기 로직 게이트 전극의 측벽 표면으로부터 분리된다.
또한, 본 출원의 일부 실시예는, 메모리 영역 및 로직 영역을 포함하는 기판을 제공하는 단계, 및 상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하도록 다층 막을 형성 및 패터닝하는 단계를 포함하는 방법에 관한 것이다. 방법은, 상기 메모리 셀 구조물 위에 더미 캐핑 층을 형성하는 단계 및 상기 로직 영역 상에 복수의 로직 디바이스를 형성하는 단계를 더 포함하며, 상기 복수의 로직 디바이스 중의 로직 디바이스는 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 로직 게이트 전극을 포함한다. 방법은, 상기 더미 캐핑 층이 상기 복수의 메모리 셀 구조물을 덮으면서, 상기 로직 게이트 전극의 측벽 표면을 따라 측벽 스페이서를 형성하는 단계를 더 포함한다. 방법은, 상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거하는 단계 및 상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 하부 층간 유전체 층을 채우는 단계를 더 포함한다.
또한, 본 출원의 일부 실시예는, 메모리 영역 및 로직 영역을 포함하는 기판을 제공하는 단계 및 상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하도록 다층 막을 형성 및 패터닝하는 단계를 포함하는 방법에 관한 것이다. 방법은, 상기 메모리 셀 구조물을 보호하는 더미 캐핑 층을 형성 및 패터닝하는 단계 그리고 상기 로직 영역 상에 복수의 로직 디바이스를 형성하도록 로직 게이트 유전체 층 및 폴리실리콘 층을 형성 및 패터닝하는 단계를 더 포함하며, 상기 복수의 로직 디바이스 중의 로직 디바이스는 상기 로직 영역 상에 적층된 로직 게이트 전극 및 로직 게이트 유전체를 포함한다. 방법은, 상기 더미 캐핑 층이 상기 복수의 메모리 셀 구조물을 덮으면서, 상기 로직 게이트 전극의 측벽 표면을 따라 측벽 스페이서를 형성하는 단계를 더 포함한다. 방법은, 상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거하는 단계 및 상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 대향 측 상에 그리고 상기 로직 영역 내의 상기 로직 게이트 전극의 대향 측 상에 소스/드레인 영역을 형성하는 단계를 더 포함한다. 방법은, 상기 복수의 메모리 셀 구조물 및 상기 복수의 로직 디바이스의 아웃라인을 따라 컨택 에칭 정지 층(CESL)을 형성하는 단계 및 상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 하부 층간 유전체 층을 채우는 단계를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로(IC; integrated circuit)에 있어서,
기판에 집적된 메모리 영역 및 로직 영역;
상기 메모리 영역 상에 배치된 복수의 메모리 셀 구조물로서, 상기 복수의 메모리 셀 구조물 중의 메모리 셀 구조물은 상기 기판 위에 각각 배치된 제어 게이트 전극 쌍 및 상기 제어 게이트 전극 쌍의 대향 측에 배치된 선택 게이트 전극 쌍을 포함하는 것인, 상기 복수의 메모리 셀 구조물;
상기 로직 영역 상에 배치된 복수의 로직 디바이스로서, 상기 복수의 로직 디바이스 중의 로직 디바이스는 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 로직 게이트 전극을 포함하는 것인, 상기 복수의 로직 디바이스;
상기 로직 게이트 전극의 측벽 표면을 따라 배치된 측벽 스페이서; 및
상기 기판의 상부 표면을 따라 배치되며, 상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 측벽 표면을 따라 윗쪽으로 연장하고 상기 로직 영역 내의 상기 측벽 스페이서의 측벽 표면을 따라 윗쪽으로 연장하는 컨택 에칭 정지 층(CESL; contact etch stop layer)을 포함하고,
상기 컨택 에칭 정지 층(CESL)은, 상기 선택 게이트 전극 쌍의 측벽 표면과 직접 접촉하고 상기 측벽 스페이서에 의해 상기 로직 게이트 전극의 측벽 표면으로부터 분리되는 것인, 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 제어 게이트 전극 쌍 및 상기 선택 게이트 전극 쌍은 폴리실리콘을 포함하는 것인, 집적 회로.
실시예 3. 실시예 1에 있어서, 상기 로직 게이트 전극은 폴리실리콘을 포함하는 것인, 집적 회로.
실시예 4. 실시예 1에 있어서,
상기 메모리 영역 내의 상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 있는, 그리고 상기 로직 영역 내의 상기 복수의 로직 디바이스 사이에 있는 상기 컨택 에칭 정지 층(CESL) 상에 배치된 층간 유전체 층을 더 포함하는, 집적 회로.
실시예 5. 실시예 1에 있어서, 상기 로직 게이트 유전체는 하이 κ(high κ) 유전체 층을 포함하고, 상기 로직 게이트 전극은 금속 게이트 전극인 것인, 집적 회로.
실시예 6. 실시예 1에 있어서, 상기 메모리 셀 구조물은,
상기 선택 게이트 전극 쌍의 대향 측 상의 상기 기판에 있는 제1 및 제2 개별 소스/드레인 영역;
상기 제어 게이트 전극 쌍 사이의 상기 기판에 배치된 공통 소스/드레인 영역으로서, 제1 채널 영역에 의해 상기 제1 개별 소스/드레인 영역으로부터 분리되고, 제2 채널 영역에 의해 상기 제2 개별 소스/드레인 영역으로부터 분리되는, 상기 공통 소스/드레인 영역; 및
상기 제1 및 제2 채널 영역 상에 각각 있으며 제어 게이트 유전체 층에 의해 상기 제어 게이트 전극 쌍으로부터 분리된 플로팅 게이트 전극 쌍을 포함하는 것인, 집적 회로.
실시예 7. 실시예 6에 있어서,
상기 메모리 영역 내의 상기 복수의 메모리 셀 구조물 사이의 그리고 상기 로직 영역 내의 상기 복수의 로직 디바이스 사이의 상기 컨택 에칭 정지 층(CESL) 상에 배치된 하부 층간 유전체 층으로서, 상기 제어 게이트 전극 쌍 및 상기 로직 게이트 전극의 상부 표면과 동등한(even) 평면 상부 표면을 갖는, 상기 하부 층간 유전체 층;
상기 하부 층간 유전체 층 위의 상부 층간 유전체 층; 및
상기 상부 층간 유전체 층 및 상기 하부 층간 유전체 층을 통해 상기 제1 및 제2 개별 소스/드레인 영역에 도달하도록 배치된 컨택을 더 포함하는, 집적 회로.
실시예 8. 집적 회로(IC)를 형성하는 방법에 있어서,
메모리 영역 및 로직 영역을 포함하는 기판을 제공하는 단계;
상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하도록 다층 막을 형성 및 패터닝하는 단계;
상기 메모리 셀 구조물 위에 더미 캐핑 층을 형성하는 단계;
상기 로직 영역 상에 복수의 로직 디바이스를 형성하는 단계로서, 상기 복수의 로직 디바이스 중의 로직 디바이스는 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 로직 게이트 전극을 포함하는 것인, 상기 복수의 로직 디바이스를 형성하는 단계;
상기 더미 캐핑 층이 상기 복수의 메모리 셀 구조물을 덮으면서, 상기 로직 게이트 전극의 측벽 표면을 따라 측벽 스페이서를 형성하는 단계;
상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거하는 단계; 및
상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 하부 층간 유전체 층을 채우는 단계를 포함하는, 집적 회로를 형성하는 방법.
실시예 9. 실시예 8에 있어서, 상기 복수의 메모리 셀 구조물을 형성하는 단계는,
상기 기판의 제1 및 제2 채널 영역 상에 각각 플로팅 게이트 전극 쌍을 형성하는 단계;
상기 플로팅 게이트 전극 상에 각각 제어 게이트 전극 쌍을 형성하는 단계; 및
상기 제1 및 제2 채널 영역 상에 각각 그리고 상기 제어 게이트 전극과 측방향으로 나란히 선택 게이트 전극 쌍을 형성하는 단계를 포함하고,
상기 선택 게이트 전극 쌍은, 상기 로직 게이트 전극의 측벽 표면을 따라 상기 측벽 스페이서를 형성할 때 상기 더미 캐핑 층에 의해 덮이는 것인, 집적 회로를 형성하는 방법.
실시예 10. 실시예 8에 있어서, 상기 선택 게이트 전극은, 컨포멀(conformal) 퇴적 프로세스 다음에, 상기 제어 게이트 전극 및 상기 플로팅 게이트 전극과 나란히 수직 부분을 남기기 위한 수직 에칭 프로세스에 의해 형성되는 것인, 집적 회로를 형성하는 방법.
실시예 11. 실시예 8에 있어서,
상기 하부 층간 유전체 층을 형성하기 전에, 상기 복수의 메모리 셀 구조물 및 상기 로직 디바이스의 아웃라인을 따라 컨택 에칭 정지 층(CESL)을 형성하는 단계를 더 포함하고,
상기 CESL은, 상기 메모리 영역 내의 상기 선택 게이트 전극과 직접 접촉하고 상기 로직 영역 내의 상기 측벽 스페이서와 직접 접촉하는 것인, 집적 회로를 형성하는 방법.
실시예 12. 실시예 8에 있어서,
상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거한 후에, 상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 대향 측 상에 그리고 상기 로직 영역 내의 상기 로직 게이트 전극의 대향 측 상에 소스/드레인 영역을 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
실시예 13. 실시예 10에 있어서, 상기 로직 디바이스를 형성하는 단계는,
상기 메모리 영역 상의 상기 더미 캐핑 층 위에 그리고 상기 로직 영역 상의 상기 기판 바로 위에 로직 게이트 유전체 층을 형성하는 단계;
상기 로직 게이트 유전체 층 상에 폴리실리콘 층을 형성하는 단계; 및
상기 로직 영역 상에 적층된 상기 로직 게이트 전극 및 상기 로직 게이트 유전체를 형성하도록 상기 로직 게이트 유전체 층 및 상기 폴리실리콘 층에 에칭을 수행하는 단계를 포함하는 것인, 집적 회로를 형성하는 방법.
실시예 14. 실시예 11에 있어서, 상기 로직 디바이스를 형성하는 단계는,
상기 로직 게이트 전극을 노출시키도록 상기 하부 층간 유전체 층에 에칭 프로세스를 수행하는 단계; 및
상기 로직 게이트 전극을 금속 게이트 전극으로 교체하는 단계를 더 포함하는 것인, 집적 회로를 형성하는 방법.
실시예 15. 실시예 12에 있어서,
상기 하부 층간 유전체 층 위에 상부 층간 유전체 층을 형성하는 단계; 및
상기 상부 층간 유전체 층 및 상기 하부 층간 유전체 층을 통해 상기 메모리 영역 및 상기 로직 영역 내의 상기 소스/드레인 영역에 도달하는 컨택을 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
실시예 16. 실시예 8에 있어서, 상기 메모리 셀 구조물을 형성하는 단계는,
상기 제어 게이트 전극 쌍 사이의 상기 기판에 공통 소스/드레인 영역을 형성하는 단계; 및
상기 공통 소스/드레인 영역 상에 소거 게이트 전극을 형성하는 단계를 더 포함하는 것인, 집적 회로를 형성하는 방법.
실시예 17. 집적 회로(IC)를 형성하는 방법에 있어서,
메모리 영역 및 로직 영역을 포함하는 기판을 제공하는 단계;
상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하도록 다층 막을 형성 및 패터닝하는 단계;
상기 메모리 셀 구조물을 보호하는 더미 캐핑 층을 형성 및 패터닝하는 단계;
상기 로직 영역 상에 복수의 로직 디바이스를 형성하도록 로직 게이트 유전체 층 및 폴리실리콘 층을 형성 및 패터닝하는 단계로서, 상기 복수의 로직 디바이스 중의 로직 디바이스는 상기 로직 영역 상에 적층된 로직 게이트 전극 및 로직 게이트 유전체를 포함하는 것인, 상기 로직 게이트 유전체 층 및 폴리실리콘 층을 형성 및 패터닝하는 단계;
상기 더미 캐핑 층이 상기 복수의 메모리 셀 구조물을 덮으면서, 상기 로직 게이트 전극의 측벽 표면을 따라 측벽 스페이서를 형성하는 단계;
상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거하는 단계;
상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 대향 측 상에 그리고 상기 로직 영역 내의 상기 로직 게이트 전극의 대향 측 상에 소스/드레인 영역을 형성하는 단계;
상기 복수의 메모리 셀 구조물 및 상기 복수의 로직 디바이스의 아웃라인을 따라 컨택 에칭 정지 층(CESL)을 형성하는 단계; 및
상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 하부 층간 유전체 층을 채우는 단계를 포함하는, 집적 회로를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 로직 게이트 전극을 노출시키도록 상기 하부 층간 유전체 층에 에칭 프로세스를 수행하는 단계; 및
상기 로직 게이트 전극을 금속 게이트 전극으로 교체하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 하부 층간 유전체 층 위에 상부 층간 유전체 층을 형성하는 단계; 및
상기 상부 층간 유전체 층 및 상기 하부 층간 유전체 층을 통해 상기 메모리 영역 및 상기 로직 영역 내의 상기 소스/드레인 영역에 도달하는 컨택을 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
실시예 20. 실시예 17에 있어서, 상기 CESL은, 상기 메모리 영역 내의 상기 선택 게이트 전극과 직접 접촉하고 상기 로직 영역 내의 상기 측벽 스페이서와 직접 접촉하는 것인, 집적 회로를 형성하는 방법.

Claims (10)

  1. 집적 회로(IC; integrated circuit)에 있어서,
    기판에 집적된 메모리 영역 및 로직 영역;
    상기 메모리 영역 상에 배치된 복수의 메모리 셀 구조물로서, 상기 복수의 메모리 셀 구조물 중의 메모리 셀 구조물은 상기 기판 위에 각각 배치된 제어 게이트 전극 쌍 및 상기 제어 게이트 전극 쌍의 대향 측에 배치된 선택 게이트 전극 쌍을 포함하는 것인, 상기 복수의 메모리 셀 구조물;
    상기 로직 영역 상에 배치된 복수의 로직 디바이스로서, 상기 복수의 로직 디바이스 중의 로직 디바이스는 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 로직 게이트 전극을 포함하는 것인, 상기 복수의 로직 디바이스;
    상기 로직 게이트 전극의 측벽 표면을 따라 배치된 측벽 스페이서; 및
    상기 기판의 상부 표면을 따라 배치되며, 상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 측벽 표면을 따라 윗쪽으로 연장하고 상기 로직 영역 내의 상기 측벽 스페이서의 측벽 표면을 따라 윗쪽으로 연장하는 컨택 에칭 정지 층(CESL; contact etch stop layer)을 포함하고,
    상기 컨택 에칭 정지 층(CESL)은, 상기 선택 게이트 전극 쌍의 측벽 표면과 직접 접촉하고 상기 측벽 스페이서에 의해 상기 로직 게이트 전극의 측벽 표면으로부터 분리되는 것인, 집적 회로.
  2. 청구항 1에 있어서, 상기 제어 게이트 전극 쌍 및 상기 선택 게이트 전극 쌍은 폴리실리콘을 포함하는 것인, 집적 회로.
  3. 청구항 1에 있어서, 상기 로직 게이트 전극은 폴리실리콘을 포함하는 것인, 집적 회로.
  4. 청구항 1에 있어서,
    상기 메모리 영역 내의 상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 있는, 그리고 상기 로직 영역 내의 상기 복수의 로직 디바이스 사이에 있는 상기 컨택 에칭 정지 층(CESL) 상에 배치된 층간 유전체 층을 더 포함하는, 집적 회로.
  5. 청구항 1에 있어서, 상기 로직 게이트 유전체는 하이 κ(high κ) 유전체 층을 포함하고, 상기 로직 게이트 전극은 금속 게이트 전극인 것인, 집적 회로.
  6. 청구항 1에 있어서, 상기 메모리 셀 구조물은,
    상기 선택 게이트 전극 쌍의 대향 측 상의 상기 기판에 있는 제1 및 제2 개별 소스/드레인 영역;
    상기 제어 게이트 전극 쌍 사이의 상기 기판에 배치된 공통 소스/드레인 영역으로서, 제1 채널 영역에 의해 상기 제1 개별 소스/드레인 영역으로부터 분리되고, 제2 채널 영역에 의해 상기 제2 개별 소스/드레인 영역으로부터 분리되는, 상기 공통 소스/드레인 영역; 및
    상기 제1 및 제2 채널 영역 상에 각각 있으며 제어 게이트 유전체 층에 의해 상기 제어 게이트 전극 쌍으로부터 분리된 플로팅 게이트 전극 쌍을 포함하는 것인, 집적 회로.
  7. 청구항 6에 있어서,
    상기 메모리 영역 내의 상기 복수의 메모리 셀 구조물 사이의 그리고 상기 로직 영역 내의 상기 복수의 로직 디바이스 사이의 상기 컨택 에칭 정지 층(CESL) 상에 배치된 하부 층간 유전체 층으로서, 상기 제어 게이트 전극 쌍 및 상기 로직 게이트 전극의 상부 표면과 동등한(even) 평면 상부 표면을 갖는, 상기 하부 층간 유전체 층;
    상기 하부 층간 유전체 층 위의 상부 층간 유전체 층; 및
    상기 상부 층간 유전체 층 및 상기 하부 층간 유전체 층을 통해 상기 제1 및 제2 개별 소스/드레인 영역에 도달하도록 배치된 컨택을 더 포함하는, 집적 회로.
  8. 집적 회로(IC)를 형성하는 방법에 있어서,
    메모리 영역 및 로직 영역을 포함하는 기판을 제공하는 단계;
    상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하도록 다층 막을 형성 및 패터닝하는 단계;
    상기 메모리 셀 구조물 위에 더미 캐핑 층을 형성하는 단계;
    상기 로직 영역 상에 복수의 로직 디바이스를 형성하는 단계로서, 상기 복수의 로직 디바이스 중의 로직 디바이스는 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 로직 게이트 전극을 포함하는 것인, 상기 복수의 로직 디바이스를 형성하는 단계;
    상기 더미 캐핑 층이 상기 복수의 메모리 셀 구조물을 덮으면서, 상기 로직 게이트 전극의 측벽 표면을 따라 측벽 스페이서를 형성하는 단계;
    상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거하는 단계; 및
    상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 하부 층간 유전체 층을 채우는 단계를 포함하는, 집적 회로를 형성하는 방법.
  9. 청구항 8에 있어서, 상기 복수의 메모리 셀 구조물을 형성하는 단계는,
    상기 기판의 제1 및 제2 채널 영역 상에 각각 플로팅 게이트 전극 쌍을 형성하는 단계;
    상기 플로팅 게이트 전극 상에 각각 제어 게이트 전극 쌍을 형성하는 단계; 및
    상기 제1 및 제2 채널 영역 상에 각각 그리고 상기 제어 게이트 전극과 측방향으로 나란히 선택 게이트 전극 쌍을 형성하는 단계를 포함하고,
    상기 선택 게이트 전극 쌍은, 상기 로직 게이트 전극의 측벽 표면을 따라 상기 측벽 스페이서를 형성할 때 상기 더미 캐핑 층에 의해 덮이는 것인, 집적 회로를 형성하는 방법.
  10. 집적 회로(IC)를 형성하는 방법에 있어서,
    메모리 영역 및 로직 영역을 포함하는 기판을 제공하는 단계;
    상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하도록 다층 막을 형성 및 패터닝하는 단계;
    상기 메모리 셀 구조물을 보호하는 더미 캐핑 층을 형성 및 패터닝하는 단계;
    상기 로직 영역 상에 복수의 로직 디바이스를 형성하도록 로직 게이트 유전체 층 및 폴리실리콘 층을 형성 및 패터닝하는 단계로서, 상기 복수의 로직 디바이스 중의 로직 디바이스는 상기 로직 영역 상에 적층된 로직 게이트 전극 및 로직 게이트 유전체를 포함하는 것인, 상기 로직 게이트 유전체 층 및 폴리실리콘 층을 형성 및 패터닝하는 단계;
    상기 더미 캐핑 층이 상기 복수의 메모리 셀 구조물을 덮으면서, 상기 로직 게이트 전극의 측벽 표면을 따라 측벽 스페이서를 형성하는 단계;
    상기 메모리 영역으로부터 상기 더미 캐핑 층을 제거하는 단계;
    상기 메모리 영역 내의 상기 선택 게이트 전극 쌍의 대향 측 상에 그리고 상기 로직 영역 내의 상기 로직 게이트 전극의 대향 측 상에 소스/드레인 영역을 형성하는 단계;
    상기 복수의 메모리 셀 구조물 및 상기 복수의 로직 디바이스의 아웃라인을 따라 컨택 에칭 정지 층(CESL)을 형성하는 단계; 및
    상기 복수의 메모리 셀 구조물 사이에 그리고 그 위에 하부 층간 유전체 층을 채우는 단계를 포함하는, 집적 회로를 형성하는 방법.
KR1020180133559A 2018-06-26 2018-11-02 내장 메모리에 대하여 충진 윈도우를 개선하기 위한 방법 KR102244989B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862689885P 2018-06-26 2018-06-26
US62/689,885 2018-06-26
US16/051,721 US10784270B2 (en) 2018-06-26 2018-08-01 Method to improve fill-in window for embedded memory
US16/051,721 2018-08-01

Publications (2)

Publication Number Publication Date
KR20200001436A true KR20200001436A (ko) 2020-01-06
KR102244989B1 KR102244989B1 (ko) 2021-04-28

Family

ID=68981970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180133559A KR102244989B1 (ko) 2018-06-26 2018-11-02 내장 메모리에 대하여 충진 윈도우를 개선하기 위한 방법

Country Status (3)

Country Link
US (3) US10784270B2 (ko)
KR (1) KR102244989B1 (ko)
TW (1) TWI711157B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11063137B2 (en) * 2016-06-28 2021-07-13 Intel Corporation Asymmetric spacer for low capacitance applications
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
CN112185815A (zh) 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
US11404410B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having different voltage regions
CN114078864A (zh) 2020-08-17 2022-02-22 硅存储技术股份有限公司 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法
WO2022039786A1 (en) * 2020-08-17 2022-02-24 Silicon Storage Technology, Inc. Method of making memory cells, high voltage devices and logic devices on a substrate with silicide on conductive blocks
US11637046B2 (en) * 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same
CN115084155A (zh) * 2021-03-11 2022-09-20 联华电子股份有限公司 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法
US20220367187A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Manufacture
US20230062401A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure for void and topography monitoring in a flash memory device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080043033A (ko) * 2006-11-13 2008-05-16 주식회사 하이닉스반도체 플래시 메모리 장치의 제조방법
KR100831158B1 (ko) * 2006-12-20 2008-05-20 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조방법
US20140197472A1 (en) * 2013-01-15 2014-07-17 United Microelectronics Corp. Non-volatile memory structure and manufacturing method thereof
US20150097223A1 (en) * 2013-10-04 2015-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for controlling gate dimensions of memory devices
KR20160078218A (ko) * 2014-12-24 2016-07-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스택을 갖는 반도체 디바이스 구조물의 구조물 및 형성 방법
KR20160129799A (ko) * 2013-09-27 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법
KR20180030739A (ko) * 2016-09-16 2018-03-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US8669158B2 (en) 2012-01-04 2014-03-11 Mark D. Hall Non-volatile memory (NVM) and logic integration
US9093551B2 (en) 2012-07-06 2015-07-28 Globalfoundries Singapore Pte. Ltd. Method and apparatus for embedded NVM utilizing an RMG process
US9082837B2 (en) * 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US9583499B1 (en) * 2015-11-25 2017-02-28 Globalfoundries Singapore Pte. Ltd. Devices with embedded non-volatile memory and metal gates and methods for fabricating the same
US9812460B1 (en) * 2016-05-24 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US9947676B2 (en) 2016-07-08 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US10134748B2 (en) 2016-11-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundary structure for embedded memory
US10332884B2 (en) * 2017-11-02 2019-06-25 United Microelectronics Corp. FinFET semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080043033A (ko) * 2006-11-13 2008-05-16 주식회사 하이닉스반도체 플래시 메모리 장치의 제조방법
KR100831158B1 (ko) * 2006-12-20 2008-05-20 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조방법
US20140197472A1 (en) * 2013-01-15 2014-07-17 United Microelectronics Corp. Non-volatile memory structure and manufacturing method thereof
KR20160129799A (ko) * 2013-09-27 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법
US20150097223A1 (en) * 2013-10-04 2015-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for controlling gate dimensions of memory devices
KR20160078218A (ko) * 2014-12-24 2016-07-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스택을 갖는 반도체 디바이스 구조물의 구조물 및 형성 방법
KR20180030739A (ko) * 2016-09-16 2018-03-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
US20190393234A1 (en) 2019-12-26
US11488971B2 (en) 2022-11-01
TW202002241A (zh) 2020-01-01
KR102244989B1 (ko) 2021-04-28
US10784270B2 (en) 2020-09-22
TWI711157B (zh) 2020-11-21
US20200013790A1 (en) 2020-01-09
US10868026B2 (en) 2020-12-15
US20210082932A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
KR102244989B1 (ko) 내장 메모리에 대하여 충진 윈도우를 개선하기 위한 방법
US10734394B2 (en) Cell boundary structure for embedded memory
US9721958B2 (en) Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US11282846B2 (en) Mask design for embedded memory
US11737267B2 (en) Floating gate test structure for embedded memory device
US9842850B2 (en) High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US9754955B2 (en) High-K-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (MONOS) memory cells
US11189628B2 (en) Trench gate high voltage transistor for embedded memory
US20220181340A1 (en) Multi-type high voltage devices fabrication for embedded memory
US20230345717A1 (en) Floating gate test structure for embedded memory device
US20230380171A1 (en) Trench gate high voltage transistor for embedded memory
US11943921B2 (en) Embedded memory with improved fill-in window

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant