CN115084155A - 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法 - Google Patents

用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法 Download PDF

Info

Publication number
CN115084155A
CN115084155A CN202110266360.6A CN202110266360A CN115084155A CN 115084155 A CN115084155 A CN 115084155A CN 202110266360 A CN202110266360 A CN 202110266360A CN 115084155 A CN115084155 A CN 115084155A
Authority
CN
China
Prior art keywords
gate
layer
silicon
fin structure
charge trapping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110266360.6A
Other languages
English (en)
Inventor
易亮
李志国
任驰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202110266360.6A priority Critical patent/CN115084155A/zh
Priority to US17/224,100 priority patent/US11882699B2/en
Priority to US17/864,435 priority patent/US11856771B2/en
Publication of CN115084155A publication Critical patent/CN115084155A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本发明公开一种用于鳍状场效晶体管的硅氧氮氧硅存储器单元及其形成方法,其中该用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon‑oxide‑nitride‑oxide‑silicon,SONOS)单元,包含有一鳍状结构、一控制栅极、一电荷补陷层以及一金属选择栅极。鳍状结构位于一基底的一顶面上,其中鳍状结构具有二侧壁以及一顶面,且鳍状结构包含一存储器区以及一逻辑区。控制栅极设置于存储器区的鳍状结构上,并覆盖鳍状结构的顶面以及二侧壁。电荷补陷层夹置于鳍状结构以及控制栅极之间。金属选择栅极设置于邻近控制栅极的鳍状结构上,并覆盖鳍状结构的顶面以及二侧壁。

Description

用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法
技术领域
本发明涉及一种硅氧氮氧硅存储器单元及其形成方法,且特别是涉及一种用于鳍状场效晶体管的硅氧氮氧硅存储器单元及其形成方法。
背景技术
数字逻辑电路是用于个人计算机、例如个人万用记事本及计算机的手提电子装置、电子娱乐装置,及电器、电话交换系统、汽车、飞机及制造的其他项目的控制电路。数字逻辑电路可包括各芯片上独立或整合的逻辑及存储器功能,随着电子装置的发展而持续增加逻辑及存储器的集成度量是必须的。其包含,如何发展高存储密集的存储器,使存储器愈加大量的贩售,每位元成本更低,作业更快速,并耗费较低的电力等。
存储器分为挥发性和非挥发性两大类。当今,挥发性存储器最重要的两类是静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM);非挥发性存储器的种类很多,市场占比最大的是快闪存储器(FLASH),其他的还有硅-氧化物-氮化物-氧化物-硅(SONOS)、铁电随机存取存储器(FRAM)、相变化随机存取存储器(PRAM)、磁阻式随存取存储器(MRAM)和可变电阻式随机存取存储器(RRAM)等。此外,SRAM、DRAM、FLASH、SONOS和FRAM这五种是基于电荷的存储器,这类存储器本质上是通过电容的充放电实现。
发明内容
本发明提出一种用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元及其形成方法,其先形成存储器区中的控制栅极再同时形成选择栅极及逻辑区中的栅极,而整合存储器及逻辑元件制作工艺。
本发明提供一种用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元,包含有一鳍状结构、一控制栅极、一电荷补陷层以及一金属选择栅极。鳍状结构位于一基底的一顶面上,其中鳍状结构具有二侧壁以及一顶面,且鳍状结构包含一存储器区以及一逻辑区。控制栅极设置于存储器区的鳍状结构上,并覆盖鳍状结构的顶面以及二侧壁。电荷补陷层夹置于鳍状结构以及控制栅极之间。金属选择栅极设置于邻近控制栅极的鳍状结构上,并覆盖鳍状结构的顶面以及二侧壁。
本发明提供一种用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法,包含有下述步骤。首先,形成一鳍状结构于一基底的一顶面上,其中鳍状结构包含一存储器区以及一逻辑区。接着,依序全面沉积一电荷补陷材料以及一控制栅极材料,覆盖鳍状结构以及基底。之后,案化控制栅极材料以及电荷补陷材料,以形成一电荷补陷层以及一控制栅极,在存储器区的鳍状结构上。而后,依序全面沉积一介电层以及一栅极电极层,覆盖鳍状结构以及基底。随后,图案化栅极电极层以及介电层,以在逻辑区中形成一栅极,以及在存储器区中邻近控制栅极形成一选择栅极。然后,分别以一金属选择栅极以及一金属栅极取代选择栅极以及栅极。
基于上述,本发明提出一种用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元及其形成方法。此方法先在一存储器区以及一逻辑区的一基底上形成一鳍状结构;全面沉积并图案化覆盖鳍状结构以及基底的一电荷补陷材料以及一控制栅极材料,而形成一控制栅极;再依序全面沉积并图案化覆盖鳍状结构以及基底的一介电层以及一栅极电极层,而于逻辑区中形成一栅极以及存储器区中邻近控制栅极形成一选择栅极;之后,分别以一金属选择栅极以及一金属栅极取代选择栅极以及栅极。如此一来,本发明可同时在鳍状结构上形成存储器元件以及逻辑元件。
附图说明
图1为本发明优选实施例中用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的立体示意图;
图2为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图3为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图4为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图5为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图6a~图6b为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图7a~图7b为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图8a~图8b为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图9为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图;
图10为本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图。
主要元件符号说明
10、10a:绝缘结构
20:绝缘层
110、210:基底
112、212:鳍状结构
120:控制栅极
122、220、220b:电荷补陷层
124、232a:控制电极
130a、M1:金属选择栅极
130b:金属栅极
132a、132b、240a、240b:栅极氧化层
134a、134b、250:栅极电极层
220a:前置电荷补陷层
222:底氧化层
224、222a:氮化层
226:氧化层
232:控制栅极材料
234、234a、234b、234c:硬掩模
240:介电层
242:缓冲层
244:高介电常数介电层
246:阻障层
250a:选择栅极电极
250b:栅极电极
262a、262b:间隙壁
264a、264b:源/漏极
264c:金属硅化物
272:接触洞蚀刻停止层
274:层间介电层
A、A1:存储器区
B、B1:逻辑区
C、M3:控制栅极
E:暴露部分
Q:图案化光致抗蚀剂
C1:选择栅极
C2:栅极
M11:金属选择栅极电极
M2:金属栅极
P1:氧剥除制作工艺
S1:侧壁
T1、T11、T2、T3、T4、:顶面
T5:平坦顶面
h1、h2、h3、h4、h5:高度
C1C1’、C11C11’、C2C2’、D1D1’、D2D2’:线段
具体实施方式
图1绘示本发明优选实施例中用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的立体示意图。如图1所示,一鳍状结构112位于一基底110的一顶面T1上。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator,SOI)基底等半导体基底。鳍状结构112具有二侧壁S1以及一顶面T2。在本实施例中,鳍状结构112可包含一存储器区A以及一逻辑区B,但本发明不以此为限。一绝缘结构10位于鳍状结构112之间的基底110上。绝缘结构10可例如为一浅沟槽绝缘(shallow trench isolation,STI)结构,其例如以一浅沟槽绝缘制作工艺形成,但本发明不限于此。
一控制栅极120设置于存储器区A的鳍状结构112上,并覆盖鳍状结构112的顶面T2以及二侧壁S1。控制栅极120包含一电荷补陷层122以及一控制电极124,且电荷补陷层122夹置于鳍状结构112以及控制电极124之间。在实施例中,控制电极124包含一多晶硅栅极,而电荷补陷层122包含一氧氮氧(oxide-nitride-oxide,ONO)层,但本发明不限于此。
在存储器区A中,一金属选择栅极130a设置于邻近控制栅极120的鳍状结构112上,并覆盖鳍状结构112的顶面T2以及二侧壁S1。并且,在逻辑区B中,一金属栅极130b设置于逻辑区B的鳍状结构112上。金属选择栅极130a与金属栅极130b由同一制作工艺形成,而具有相同材料,但本发明不以此为限。在一优选的实施例中,金属选择栅极130a以及金属栅极130b都包含栅极氧化层132a/132b以及栅极电极层134a/134b。较佳者,金属选择栅极130a的一高度h1与金属栅极130b的一高度h2相同,使结合存储器制作工艺与逻辑制作工艺并简化所形成的装置结构。
在本实施例中,栅极电极层134a为例如铜或铝等金属材料所构成,而控制电极124为多晶硅栅极,但金属选择栅极130a的高度h1大于控制栅极120的一高度h3,或者金属选择栅极130a的一顶面T3高于控制栅极120的一顶面T4。另外,一绝缘层20隔离金属选择栅极130a以及控制栅极120,其中绝缘层20与栅极氧化层132a/132b较佳由相同材料组成,因而绝缘层20与栅极氧化层132a形成一体成形的U形剖面结构,但本发明不限于此。
以下,再提出本发明用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法。图2~图10绘示本发明优选实施例中用于鳍状场效晶体管的形成硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元的方法的剖面示意图。图2~图10大致为沿图1的线段C1C1’方向、线段C11C11’方向及线段C2C2’方向的剖面示意图,但为清楚揭示本发明,图2~图10包含更多结构上的细节部分。如图2所示,形成一鳍状结构212于一基底210的一顶面T11上。在本实施例中,基底210可包含一存储器区A1以及一逻辑区B1,但本发明不以此为限。形成鳍状结构212的方法可例如为一间隙壁图案转移(sidewall image transfer,SIT)的方法,但本发明不以此为限。例如,提供一块状底材(未绘示),将间隙壁图案形成于此块状底材上,再以蚀刻制作工艺将间隙壁图案转移至块状底材,即可将鳍状结构212形成于基底210的顶面T11上。随即,移除间隙壁图案。由于鳍状结构212与基底210都由同一块状底材形成,故鳍状结构212与基底210为一体成形。
接着,形成绝缘结构10a于鳍状结构212之间的基底210上。绝缘结构10a可例如为一浅沟槽绝缘(shallow trench isolation,STI)结构,其例如以一浅沟槽绝缘制作工艺形成,但本发明不限于此。例如,可先全面沉积一氧化层(未绘示)覆盖鳍状结构212以及基底210,再以例如一化学机械研磨制作工艺(chemical mechanical polishing,CMP)移除高于鳍状结构212的氧化层,然后再以湿蚀刻制作工艺回蚀刻氧化层,以在鳍状结构212之间形成绝缘结构10a。
沉积一电荷补陷层220顺应覆盖鳍状结构212以及基底210。在本实施例中,电荷补陷层220为一氧氮氧(oxide-nitride-oxide,ONO)层,意即由下而上包含一底氧化层222、一氮化层224以及一氧化层226,但本发明不以此为限。
如图3所示,依序全面沉积一控制栅极材料232以及一硬掩模234,覆盖鳍状结构212以及基底210。之后,图案化硬掩模234、控制栅极材料232以及电荷补陷层220,以形成一前置电荷补陷层220a、一控制电极232a以及一硬掩模234a,在存储器区A1的鳍状结构212上,如图4所示。在此图案化的步骤中,以图3的电荷补陷层220的底氧化层222为一蚀刻停止层,故电荷补陷层220仅有氧化层224以及氮化层226被蚀刻,但保留底氧化层222,而形成前置电荷补陷层220a。
之后,可进行一氧剥除制作工艺P1,移除底氧化层222的一暴露部分E并保留控制电极232a正下方的氮化层226a、氧化层224a以及一氮化层222a,而形成一电荷补陷层220b,如图4~图5所示。电荷补陷层220b及控制电极232a构成一控制栅极C。
图6a为沿图1的线段C1C1’方向、线段C11C11’及线段C2C2’方向的剖面示意图,而图6b为沿图1的线段D1D1’方向及线段D2D2’方向的剖面示意图。如图6a~图6b所示,全面沉积一介电层240,覆盖鳍状结构212以及基底210。介电层240可包含一缓冲层242、一高介电常数介电层244以及选择性的一阻障层246,但本发明不以此为限。缓冲层242可例如为一氧化层,其例如以一热氧化(thermal oxide)制作工艺形成;高介电常数介电层244例如为一含金属介电层,其可包含有铪(Hafnium)氧化物、锆(Zirconium)氧化物,更进一步而言高介电常数栅极介电层可选自氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafniumsilicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalumoxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuthtantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)所组成的群组;阻障层246可例如为钛、氮化钛、钽、氮化钽等阻障层,以避免金属原子扩散。
图7a为沿图1的线段C1C1’方向、线段C11C11’方向及线段C2C2’方向的剖面示意图,而图7b为沿图1的线段D1D1’方向及线段D2D2’方向的剖面示意图。如图7a~图7b所示,全面沉积一栅极电极层250,覆盖鳍状结构212以及基底210上的介电层240。在一实施例中,形成栅极电极层250的方法可包含先全面沉积一栅极电极层(未绘示)覆盖鳍状结构212以及基底210,再以例如化学机械研磨制作工艺平坦化此栅极电极层至暴露出硬掩模234a,而形成具有一平坦顶面T5的栅极电极层250。在一实施例中,硬掩模234a可在平坦化的过程中被部分移除。
图8a为沿图1的线段C1C1’方向、线段C11C11’及线段C2C2’方向的剖面示意图,而图8b为沿图1的线段D1D1’方向及线段D2D2’方向的剖面示意图。如图7a~图8b所示,图案化栅极电极层250以及介电层240,以在存储器区A1中邻近控制电极232a形成一选择栅极C1,以及在逻辑区B1中形成一栅极C2。详细而言,如图7a~图7b所示,先形成一图案化光致抗蚀剂Q覆盖栅极电极层250,再图案化栅极电极层250以及介电层240,以在存储器区A1中邻近控制电极232a形成一选择栅极电极250a以及一栅极氧化层240a,以及在逻辑区B1中形成一栅极电极250b以及一栅极氧化层240b,如图8a~图8b所示。其中,选择栅极电极250a以及栅极氧化层240a构成选择栅极C1,且栅极电极250b以及栅极氧化层240b构成栅极C2。随即,移除图案化光致抗蚀剂Q。因而,本案的选择栅极C1以及栅极C2同时形成。在本实施例中,在图案化栅极电极层250以及介电层240时,同时移除部分暴露出的硬掩模234a,而形成一硬掩模234b。
图9为沿图1的线段D1D1’方向及线段D2D2’方向的剖面示意图。如图9所示,同时形成间隙壁262a于选择栅极电极250a以及控制电极232a侧边的基底210上,以及间隙壁262b于栅极250b侧边的基底210上。可先形成源/漏极264a/264b于选择栅极250a、控制电极232a以及栅极250b侧边的鳍状结构212中。接着,蚀刻控制电极232a上方的硬掩模234b,以暴露出部分的控制电极232a,但保留一硬掩模234c。之后,例如形成一金属再进行退火制作工艺即可形成金属硅化物264c于控制电极232a上以及源/漏极264a/264b上。
图10为沿图1的线段D1D1’方向及线段D2D2’方向的剖面示意图。如图10所示,进行一金属栅极替换制作工艺,以一金属选择栅极电极M11及一金属栅极M2替换选择栅极电极250a及栅极电极250b。详细而言,可先进行沉积及平坦化制作工艺,形成一接触洞蚀刻停止层272以及一层间介电层274于控制电极232a、选择栅极电极250a及栅极电极250b侧边的基底210上;再移除选择栅极电极250a及栅极电极250b而形成凹槽(未绘示);之后,将金属选择栅极M11及金属栅极M2填入凹槽中。如此,本实施例形成的金属选择栅极M1的一高度h4大于一控制栅极M3的一高度h5。
综上所述,本发明提出一种用于鳍状场效晶体管的硅氧氮氧硅存储器(silicon-oxide-nitride-oxide-silicon,SONOS)单元及其形成方法。此方法先在一存储器区以及一逻辑区的一基底上形成一鳍状结构;全面沉积并图案化覆盖鳍状结构以及基底的一电荷补陷材料以及一控制栅极材料,而形成一电荷补陷层以及一控制电极;再依序全面沉积并图案化覆盖鳍状结构以及基底的一介电层以及一栅极电极层,而于逻辑区中形成一栅极以及存储器区中邻近控制电极形成一选择栅极;之后,分别以一金属选择栅极以及一金属栅极取代选择栅极以及栅极。如此一来,本发明可整合存储器区以及逻辑区的制作工艺,同时在鳍状结构上形成存储器元件以及逻辑元件。本发明的控制电极可包含多晶硅,而金属选择栅极以及金属栅极可包含相同材料。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (20)

1.一种用于鳍状场效晶体管的硅氧氮氧硅存储器单元,其特征在于,包含有:
鳍状结构,位于基底的顶面上,其中该鳍状结构具有二侧壁以及一顶面,且该鳍状结构包含存储器区以及逻辑区;
控制栅极,设置于该存储器区的该鳍状结构上,并覆盖该鳍状结构的该顶面以及该二侧壁,其中该控制栅极包含电荷补陷层以及控制电极,其中该电荷补陷层夹置于该鳍状结构以及该控制电极之间;以及
金属选择栅极,设置于邻近该控制栅极的该鳍状结构上,并覆盖该鳍状结构的该顶面以及该二侧壁。
2.如权利要求1所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,还包含:
金属栅极,设置于该逻辑区的该鳍状结构上。
3.如权利要求1所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,其中该控制栅极包含多晶硅栅极。
4.如权利要求1所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,其中该电荷补陷层包含氧氮氧层。
5.如权利要求2所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,其中该金属选择栅极的高度与该逻辑区中的该金属栅极的高度相同。
6.如权利要求1所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,其中该金属选择栅极的高度大于该控制栅极的高度。
7.如权利要求2所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,其中该金属栅极以及该金属选择栅极包含栅极氧化层。
8.如权利要求7所述的用于鳍状场效晶体管的硅氧氮氧硅存储器单元,还包含:
绝缘层,隔离该金属选择栅极以及该控制栅极,其中该绝缘层与该栅极氧化层包含相同材料。
9.一种用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,包含有:
形成鳍状结构于基底的顶面上,其中该鳍状结构包含存储器区以及逻辑区;
依序全面沉积电荷补陷材料以及控制栅极材料,覆盖该鳍状结构以及该基底;
图案化该控制栅极材料以及该电荷补陷材料,以形成电荷补陷层以及控制电极,在该存储器区的该鳍状结构上;
依序全面沉积介电层以及栅极电极层,覆盖该鳍状结构以及该基底;
图案化该栅极电极层以及该介电层,以在该逻辑区中形成栅极,以及在该存储器区中邻近该控制电极形成选择栅极;以及
分别以金属选择栅极以及金属栅极取代该选择栅极以及该栅极。
10.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中该鳍状结构具有二侧壁以及一顶面。
11.如权利要求10所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中该电荷补陷层以及该控制电极覆盖该鳍状结构的该顶面以及该二侧壁。
12.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中该控制电极包含多晶硅。
13.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中该电荷补陷层包含氧氮氧层。
14.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中图案化该控制栅极材料以及该电荷补陷材料的步骤包含以该电荷补陷层的底氧化层为蚀刻停止层,形成前置电荷补陷层以及该控制电极。
15.如权利要求14所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,还包含:
进行氧剥除制作工艺,移除该底氧化层的暴露部分并保留该控制电极正下方的该电荷补陷层。
16.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中依序全面沉积该介电层以及该栅极电极层的步骤包含:
沉积缓冲层以及高介电常数介电层顺应覆盖该鳍状结构、该控制电极以及该基底;以及
沉积该栅极电极层于该控制电极侧边的该高介电常数介电层上。
17.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中该栅极以及该选择栅极同时形成。
18.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,其中在图案化该栅极电极层以及该介电层,以形成该栅极以及该选择栅极时,一并形成绝缘层夹置于该选择栅极以及该控制电极之间,其中该栅极以及该选择栅极包含栅极氧化层以及栅极电极。
19.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,在形成该栅极以及该选择栅极之后,还包含:
形成间隙壁于该选择栅极、该控制电极以及该栅极的侧壁。
20.如权利要求9所述的用于鳍状场效晶体管的形成硅氧氮氧硅存储器单元的方法,还包含:
形成源/漏极区于该选择栅极、该控制电极以及该栅极侧壁的该鳍状结构中;以及
形成金属硅化物于该些源/漏极区以及该控制电极上。
CN202110266360.6A 2021-03-11 2021-03-11 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法 Pending CN115084155A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110266360.6A CN115084155A (zh) 2021-03-11 2021-03-11 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法
US17/224,100 US11882699B2 (en) 2021-03-11 2021-04-06 Silicon-oxide-nitride-oxide-silicon (SONOS) memory cell for FINFET and forming method thereof
US17/864,435 US11856771B2 (en) 2021-03-11 2022-07-14 Method of forming silicon-oxide-nitride-oxide-silicon (SONOS) memory cell for FinFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110266360.6A CN115084155A (zh) 2021-03-11 2021-03-11 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法

Publications (1)

Publication Number Publication Date
CN115084155A true CN115084155A (zh) 2022-09-20

Family

ID=83195072

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110266360.6A Pending CN115084155A (zh) 2021-03-11 2021-03-11 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法

Country Status (2)

Country Link
US (2) US11882699B2 (zh)
CN (1) CN115084155A (zh)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589387B2 (en) * 2005-10-05 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. SONOS type two-bit FinFET flash memory cell
TWI271827B (en) 2005-11-11 2007-01-21 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US20080285350A1 (en) * 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US8710578B2 (en) 2009-04-24 2014-04-29 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
US8803223B2 (en) * 2012-09-11 2014-08-12 Macronix International Co., Ltd. SONOS device and method for fabricating the same
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9111867B2 (en) 2013-08-30 2015-08-18 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9391202B2 (en) 2013-09-24 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US9583499B1 (en) 2015-11-25 2017-02-28 Globalfoundries Singapore Pte. Ltd. Devices with embedded non-volatile memory and metal gates and methods for fabricating the same
US9831262B2 (en) 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US10026741B2 (en) 2016-11-18 2018-07-17 Taiwan Semiconductor Manufacturing Company Ltd. Logic-compatible memory cell manufacturing method and structure thereof
US9853039B1 (en) 2016-12-13 2017-12-26 Cypress Semiconductor Corporation Split-gate flash cell formed on recessed substrate
TWI709227B (zh) * 2017-04-10 2020-11-01 聯華電子股份有限公司 非揮發式記憶體裝置與其操作方法
US10332884B2 (en) * 2017-11-02 2019-06-25 United Microelectronics Corp. FinFET semiconductor device
US10784270B2 (en) 2018-06-26 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve fill-in window for embedded memory
US10937794B2 (en) * 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
US10903366B1 (en) * 2019-09-17 2021-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Forming fin-FET semiconductor structures
US20210193671A1 (en) * 2019-12-20 2021-06-24 Silicon Storage Technology, Inc. Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling
US11621271B2 (en) 2021-02-16 2023-04-04 United Microelectronics Corp. Silicon-oxide-nitride-oxide-silicon (SONOS) memory cell and forming method thereof

Also Published As

Publication number Publication date
US11882699B2 (en) 2024-01-23
US11856771B2 (en) 2023-12-26
US20220293624A1 (en) 2022-09-15
US20220352195A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
US10068797B2 (en) Semiconductor process for forming plug
CN106684085B (zh) 半导体元件以及其制作方法
US9859290B1 (en) Memory device and method for fabricating the same
KR20200037087A (ko) 개선된 강유전체 랜덤 액세스 메모리(FeRAM)에 관한 방법 및 구조
US9761680B2 (en) Semiconductor device with embedded non-volatile memory and method of fabricating semiconductor device
US10714480B2 (en) Method for fabricating contact plug in dynamic random access memory
KR101508441B1 (ko) 기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들
US10062613B1 (en) Semiconductor device and method for fabricating the same
JP4791191B2 (ja) 半導体装置及びその製造方法
US10937830B2 (en) Method of fabricating integrated circuit
JP2008130615A (ja) 半導体記憶装置及びその製造方法
US11716912B2 (en) Method of forming multi-bit resistive random access memory cell
US10340349B2 (en) Method of forming semiconductor structure
CN115084155A (zh) 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法
US9812327B2 (en) Semiconductor device and method of forming the same
US20230380148A1 (en) Semiconductor device and method for fabricating the same
US20240128082A1 (en) Method of manufacturing semiconductor device
US20230255017A1 (en) Semiconductor apparatus
US20240074148A1 (en) Semiconductor device
TWI527093B (zh) 半導體結構及其製程
CN115867040A (zh) 半导体结构及其形成方法
CN117337038A (zh) 半导体元件及其制作方法
CN117098400A (zh) 集成电路芯片及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination