TWI527093B - 半導體結構及其製程 - Google Patents

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，且特別係關於一種包含電阻結構的半導體結構及其製程，其中此電阻結構具有二U型金屬層位於一介電材的兩側。

半導體晶片製程中，常利用多晶矽材料來形成高阻抗電阻，而構成集成電路的一部分。此外，這種電阻也可以取代作為負載(load)的電晶體(transistor)，例如在靜態隨機存取記憶體(static random access memory,SRAM)內的電晶體可由多晶矽所形成的負載電阻取代，使SRAM內電晶體數量減少，而達到節省成本、提高積集度(integration)的目的。

一般以多晶矽材料形成電阻的方法，在製程步驟中須以氮化矽層遮蓋其不需移除的多晶矽區域用以定義多晶矽電阻的位置並暴露出待移除之多晶矽區域。之後，再搭配蝕刻製程移除待移除之多晶矽區域的多晶矽，俾使該區域形成接觸洞而可用來形成內連線之接觸插塞，以使多晶矽電阻與其他導線電連接。

然而，採用上述之製程步驟會產生一些缺點。例如，使用氮化矽層遮蓋不需移除的多晶矽區域，會導致該區域在蝕刻後與其他元件區域產生一高度差。此高度差在後續填入作為接觸插塞之金屬時，會造成位於該些元件區域之金屬無法完全研磨乾淨而殘留於接觸洞外的現象。再者，以蝕刻製程移除待移除之多晶矽區域的多晶矽亦具有其困難性。舉例而言，如僅以乾蝕刻製程移除待移除之多晶矽區域的多晶矽，易造成過蝕刻，而傷害到多晶矽下方的其他結構；如以乾蝕刻製程搭配濕蝕刻製程的方法，由於濕蝕刻製程為非等向性蝕刻，其會側蝕氮化矽層遮蓋之不需移除的多晶矽區域的多晶矽，導致後續金屬填洞困難，影響多晶矽電阻的品質。

本發明提出一種半導體結構及其製程，可解決上述問題。

本發明提供一種半導體結構包含一基底、一電阻層、一介電材、二U型金屬層以及二金屬。基底具有一絕緣結構。電阻層位於絕緣結構上。介電材位於電阻層上。二U型金屬層位於介電材兩側及電阻層上。二金屬分別位於二U型金屬層上。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底，具有一絕緣結構。接著，形成一犧牲電阻於絕緣結構上，其中犧牲電阻包含一電阻層於絕緣結構上以及一犧牲層於電阻層上。接續，移除中段的犧牲層而形成一第一凹槽，並留下兩端的犧牲層。而後，形成一介電材於第一凹槽中。之後，移除兩端的犧牲層，而分別形成一第二凹槽。然後，依序形成一U型金屬層以及一金屬於各第二凹槽中。

基於上述，本發明提出一種半導體結構及其製程，其係以介電材取代傳統之多晶矽層。如此一來，此半導體製程不會有習知之填洞困難、直接蝕穿多晶矽以及高度差產生的金屬殘留的問題。

第1-9圖繪示本發明一實施例之半導體製程之剖面示意圖。首先，如第1圖所示，提供一基底110，具有至少一絕緣結構10。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。在本實施例中，絕緣結構10為一淺溝隔離結構，但在其他實施例中，絕緣結構10亦可為一熱氧化結構等。

本實施例將如下所描述，將基底110區分為一電晶體區以及一電阻區，並分別形成一電晶體以及一電阻結構於基底110上。並且，形成電晶體之電晶體製程與形成電阻結構之本發明的半導體製程是同時進行的，以在同一時間內，一併完成不同區域中之電晶體以及電阻結構之製作。然而，本實施例僅為本發明之一應用而已，本發明之半導體製程亦可單獨進行以形成至少一電阻結構。再者，本發明之半導體製程可搭配其他製程同時或者分開形成各種半導體元件，視實際製程需要以及製程環境而定。在此強調，礙於篇幅限制，為不致使敘述過於冗長，以下之實施例為描述本發明之半導體製程以及電晶體製程一併進行下之一實施態樣，是以在描述半導體製程之步驟時，會同時描述及兼顧電晶體製程。然，當本發明之半導體製程為單獨進行時，其僅需單獨考慮半導體製程之步驟即可。

以下係將本發明之半導體製程整合前置高介電常數介電層之後閘極(Gate Last for High-K First)製程。請繼續參閱第1圖，依序全面性於基底110上形成一緩衝層122以及一閘極介電層124，其中本實施例之緩衝層122以及閘極介電層124係同時形成於一電晶體區A1以及一電阻區A2中。詳細而言，形成於電晶體區A1中之緩衝層122係形成於基底110上，而閘極介電層124則形成於緩衝層122上；形成於電阻區A2中之緩衝層122係形成於絕緣結構10上，而閘極介電層124則形成於緩衝層122上。緩衝層122例如可為一氧化層，其例如以熱氧化製程或沉積製程形成，而以熱氧化製程形成時，絕緣結構10上則不會形成緩衝層122。閘極介電層124例如為一高介電常數介電層，其可為一含金屬介電層，包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數介電層係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSRE_-xTiO₃,BST)所組成之群組。另外，在單獨形成電阻結構的其他實施例中，緩衝層及介電層非必要之構件。

接著先全面性於閘極介電層124上依序形成一阻障材料以及一犧牲材料，接續再利用微影與蝕刻製程進行一圖案轉移，以同時形成一犧牲閘極SG於電晶體區A1，以及形成一犧牲電阻RE於電阻區A2中。因此，犧牲閘極SG包含一阻障層126a形成於閘極介電層124上以及一犧牲閘極層128a形成於阻障層126a上。犧牲電阻RE包含一電阻層126b形成於閘極介電層124上以及一犧牲層128b形成於電阻層126b上。在本實施例中，阻障層126a係與電阻層126b一同形成，而犧牲閘極層128a則與犧牲層128b一併形成，其中阻障層126a與電阻層126b可例如為一氮化鈦層，犧牲閘極層128a與犧牲層128b則可例如為一多晶矽層，但本發明不以此為限。在其他實施例中，阻障層126a與電阻層126b可分開形成且為不同材料，而犧牲閘極層128a與犧牲層128b也可分開行成，但採用本實施例一併形成阻障層126a係與電阻層126b，以及犧牲閘極層128a則與犧牲層128b的方法，可簡化製程之步驟。再者，由於本實施例係在電晶體區A1及電阻區A2同時形成緩衝層122及閘極介電層124，故電阻層126b是形成於閘極介電層124上，而非直接接觸絕緣結構10，但在其他實施例中，如僅單獨形成電阻結構或者僅於電晶體區A1形成緩衝層122及閘極介電層124，則電阻層126b亦可能直接形成於絕緣結構10上。

之後，在形成犧牲閘極層128a與犧牲層128b之後，分別形成一間隙壁129於犧牲閘極層128a則與犧牲層128b的側邊。然後，以例如離子佈植製程，在電晶體區A1中之間隙壁129側邊的基底110中形成一源/汲極區130。接著，可選擇性地形成一接觸洞蝕刻停止層140全面覆蓋犧牲閘極層128a、犧牲層128b、間隙壁129以及基底110。接觸洞蝕刻停止層140可例如為一氮化矽層，或者已摻雜之氮化矽層等。此外，本實施例另可於犧牲閘極層128a兩側選擇性形成輕摻雜汲極、自對準金屬矽化物層以及磊晶層等，此皆為嫺習該項技藝者與通常知識者所熟知，不多加贅述。

如第2-3圖所示，移除中段之犧牲層128bm，而形成一第一凹槽R1，並留下兩端的犧牲層128bb。詳細而言，如第2圖所示，形成一光阻層(未繪示)全面覆蓋接觸洞蝕刻停止層140，再將光阻層(未繪示)圖案化，以形成一圖案化的光阻層P1。如第3圖所示，移除中段的犧牲層128bm以及其上方之接觸洞蝕刻停止層140，形成第一凹槽R1，並留下兩端的犧牲層128bb。如此，則暴露出中段的犧牲層128bm下方之電阻層126b。值得注意的是，在暴露出部分的電阻層126b之後，本發明可選擇性地進行一處理製程P，以形成一第一電阻層(未繪示)於電阻層126b上，因而能藉由不同之處理製程P來調整電阻層126b之電阻值，以符合實際需要或製備不同規格的電阻。例如基底110上更具有複數個大小相等或不同的電阻區(未繪示)，而本發明可藉由至少一次的處理製程P來調整各電阻區之電阻層126b的電阻值。此外，處理製程P可例如為直接對電阻層126b進行一氮化製程、一氧化製程或一佈植製程等，而至少於電阻層126b表面形成一第一電阻層(未繪示)，或者是利用沉積與蝕刻製程來另外形成一第一電阻層(未繪示)於電阻層126b上。

然後如第4圖所示，形成一平坦化的介電材150於第一凹槽R1中。形成平坦化的介電材150的方法，可例如為：先全面覆蓋一介電材(未繪示)於基底110、電阻層126b以及兩端的犧牲層128bb上。然後，平坦化介電材(未繪示)，使之頂面S1與兩端的犧牲層128bb上的接觸洞蝕刻停止層140的頂面S2齊平。如在未形成接觸洞蝕刻停止層140的實施例中，平坦化的介電材150則與兩端的犧牲層128bb齊平。

如第5圖所示，移除兩端的犧牲層128bb與犧牲閘極層128a，而分別形成二第二凹槽R2以及一閘極凹槽r。移除兩端的犧牲層128bb的方法，可例如為先進行一乾蝕刻製程，再進行一濕蝕刻製程。由於本發明之中段的犧牲層128bm已由平坦化的介電材150取代，故採用先進行一乾蝕刻製程再進行一濕蝕刻製程的方法，不會有習知之濕蝕刻製程側向蝕刻掉多晶矽的狀況，進而可避免填洞困難以及直接蝕穿多晶矽的問題。再者，由於本發明之中段的犧牲層128bm已由平坦化的介電材150取代，因此不須如習知再形成氮化矽層於部分多晶矽上的步驟，因而可避免高度差所造成的金屬殘留於接觸洞外的問題。

如第6圖所示，形成一U型金屬層162b、一阻障層(未繪示)以及一金屬164b於各第二凹槽R2中，並同時形成一U型功函數金屬層162a、一阻障層(未繪示)以及一金屬電極164a於閘極凹槽r中。因此，二間隙壁129則分別位於二U型金屬層162b的外側邊。如此一來，則可利用後閘極(Gate Last)製程同時形成電阻結構G2以及電晶體G1。更進一步而言，可將金屬層(未繪示)及功函數金屬層(未繪示)同時且分別形成於第二凹槽R2及閘極凹槽r中，再同時且分別填入金屬(未繪示)及金屬電極(未繪示)於第二凹槽R2及閘極凹槽r中。然後，再以例如化學機械研磨等平坦化製程，研磨金屬層(未繪示)、功函數金屬層(未繪示)、金屬(未繪示)及金屬電極(未繪示)，而形成與平坦化的介電材150齊平之U型金屬層162b、U型功函數金屬層162a、金屬164b及金屬電極164a。此外，U型金屬層162b與金屬164b之間以及U型功函數金屬層162a與金屬電極164a之間，可另形成有一U型阻障層(未繪示)。

如第7圖所示，可先選擇性地形成一氮摻雜碳化矽(nitrogen doped silicon carbide,NDC)層170於平坦化的介電材150上。接著，再形成一介電層180全面覆蓋平坦化的介電材150、U型金屬層162b、金屬164b、U型功函數金屬層162a以及金屬電極164a。介電層180可例如為一氧化層，但本發明不以此為限。

如第8-9圖所示，形成複數個接觸洞V於介電層180與氮摻雜碳化矽(NDC)層170中以分別暴露出各金屬164b、金屬電極164a以及源/汲極130。形成複數個接觸洞V的方法：可先如第8圖所示，形成一光阻層(未繪示)全面覆蓋介電層180，再圖案化光阻層(未繪示)以形成一圖案化的光阻層P2。接著如第9圖所示，將圖案化的光阻層P2的圖案轉移至介電層180與氮摻雜碳化矽(NDC)層170，而於介電層180與氮摻雜碳化矽(NDC)層170中形成複數個接觸洞V，貫穿介電層180與氮摻雜碳化矽(NDC)層170並分別位於金屬164b、金屬電極164a以及源/汲極130上。然後，移除圖案化的光阻層P2。之後，可再形成複數個包含鎢等導電材之金屬柱(未繪示)於各接觸洞V中，以將電晶體G1、電阻結構G2以及源/汲極區130向外與其他導線電連接。

綜上所述，本發明提出一種半導體結構及其製程，其係以介電材取代傳統之多晶矽層，因此將介電材下方之阻障層等導電層作為電阻，而形成一電阻結構。如此一來，此半導體製程不會有習知之填洞困難、直接蝕穿多晶矽以及高度差產生的金屬殘留的問題。並且，本發明可一併結合高介電常數金屬閘極(HKMG)的電晶體製程，以同時形成電晶體及電阻結構，因此具有整合不同半導體製程而同時形成不同半導體結構的功能。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．絕緣結構

110．．．基底

122．．．緩衝層

124．．．閘極介電層

126a．．．阻障層

126b．．．電阻層

128a．．．犧牲閘極層

128b．．．犧牲層

128bm．．．中段之犧牲層

128bb．．．兩端的犧牲層

129．．．間隙壁

130．．．源/汲極區

140．．．接觸洞蝕刻停止層

150．．．平坦化的介電材

162a．．．U型功函數金屬層

162b．．．U型金屬層

164a．．．金屬電極

164b．．．金屬

170．．．氮摻雜碳化矽層

180．．．介電層

A1．．．電晶體區

A2．．．電阻區

G1．．．電晶體

G2．．．電阻結構

P．．．處理製程

P1、P2．．．圖案化的光阻層

R1．．．第一凹槽

R2．．．第二凹槽

r．．．閘極凹槽

RE．．．犧牲電阻

S1、S2．．．頂面

SG．．．犧牲閘極

V．．．接觸洞

第1-9圖繪示本發明一實施例之半導體製程之剖面示意圖。

10．．．絕緣結構

110．．．基底

122．．．緩衝層

124．．．閘極介電層

126a．．．阻障層

126b．．．電阻層

129．．．間隙壁

130．．．源/汲極區

140．．．接觸洞蝕刻停止層

150．．．平坦化的介電材

162a．．．U型功函數金屬層

162b．．．U型金屬層

164a．．．金屬電極

164b．．．金屬

170．．．氮摻雜碳化矽層

180．．．介電層

A1．．．電晶體區

A2．．．電阻區

G1．．．電晶體

G2．．．電阻結構

V．．．接觸洞

Claims (20)

1. 一種半導體結構，包含：一基底具有一絕緣結構；一電阻層位於該絕緣結構上；一介電材位於該電阻層上；二U型金屬層位於該介電材兩側及該電阻層上；以及二金屬分別位於該二U型金屬層上。
2. 如申請專利範圍第1項所述之半導體結構，更包含二間隙壁分別位於該二U型金屬層的外側邊。
3. 如申請專利範圍第1項所述之半導體結構，其中該電阻層包含一阻障層。
4. 如申請專利範圍第1項所述之半導體結構，更包含一緩衝層以及一高介電常數介電層位於該絕緣結構以及該電阻層之間，其中該緩衝層位於該絕緣結構上，而該高介電常數介電層位於該緩衝層上。
5. 如申請專利範圍第1項所述之半導體結構，更包含至少一MOS電晶體位於該基底上。
6. 如申請專利範圍第5項所述之半導體結構，其中該MOS電晶體 包含一緩衝層、一阻障層以及一高介電常數介電層，且該MOS電晶體之該阻障層的組成結構與該電阻層相同。
7. 如申請專利範圍第5項所述之半導體結構，其中該MOS電晶體包含一U型功函數金屬層以及一金屬電極，其中該U型功函數金屬層的組成結構與該二U型金屬層相同且該金屬電極的組成結構與該些金屬相同。
8. 如申請專利範圍第1項所述之半導體結構，更包含一介電層位於該介電材上，以及複數個金屬柱貫穿該介電層並分別位於該些金屬上。
9. 如申請專利範圍第8項所述之半導體結構，更包含一氮摻雜碳化矽(nitrogen doped silicon carbide,NDC)層位於該介電層與該介電材之間。
10. 如申請專利範圍第1項所述之半導體結構，更包含一第一電阻層位於該電阻層與該介電材之間。
11. 一種半導體製程，包含有：提供一基底，具有一絕緣結構；形成一犧牲電阻於該絕緣結構上，其中該犧牲電阻包含一電阻層於該絕緣結構上以及一犧牲層於該電阻層上； 移除中段的該犧牲層而形成一第一凹槽，並留下兩端的該犧牲層；形成一介電材於該第一凹槽中；移除兩端的該犧牲層，而分別形成一第二凹槽；以及依序形成一U型金屬層以及一金屬於各該第二凹槽中。
12. 如申請專利範圍第11項所述之半導體製程，其中該電阻層包含一阻障層。
13. 如申請專利範圍第11項所述之半導體製程，在形成該犧牲電阻之前，更包含：依序形成一緩衝層於該絕緣結構上以及形成一高介電常數介電層於該緩衝層上。
14. 如申請專利範圍第11項所述之半導體製程，其中該犧牲層包含一多晶矽層。
15. 如申請專利範圍第11項所述之半導體製程，其中在移除中段的該犧牲層而形成該第一凹槽之後，更包含：進行一處理製程，以調整該電阻層之電阻值。
16. 如申請專利範圍第11項所述之半導體製程，其中形成該介電材於該第一凹槽中的步驟，包含： 全面覆蓋該介電材於該基底、該電阻層以及兩端的該犧牲層上；以及平坦化該介電材。
17. 如申請專利範圍第11項所述之半導體製程，其中移除兩端的該犧牲層的步驟，包含：依序進行一乾蝕刻製程以及一濕蝕刻製程，以移除兩端的該犧牲層。
18. 如申請專利範圍第11項所述之半導體製程，其中在依序形成該U型金屬層以及該金屬於各該第二凹槽中之後，更包含：形成一介電層全面覆蓋該介電材、該些U型金屬層以及該些金屬；形成複數個接觸洞於該介電層中以分別暴露出各該金屬；以及形成複數個金屬柱於該些接觸洞。
19. 如申請專利範圍第11項所述之半導體製程，其中該基底更包含一電阻區以及一電晶體區，且該絕緣結構係位於該電阻區中。
20. 如申請專利範圍第19項所述之半導體製程，另包含：在形成該犧牲電阻於該絕緣結構上時，一併形成一犧牲閘極於該電晶體區之該基底上，其中該犧牲閘極包含一阻障層形成於該基底上，以及一犧牲閘極層於該阻障層上； 在移除兩端的該犧牲層時，一併移除該犧牲閘極層，而於該電晶體區形成一閘極凹槽；以及在依序形成該U型金屬層以及該金屬於各該第二凹槽中時，一併依序形成一U型功函數金屬層以及一金屬電極於該閘極凹槽中。