TWI556318B - 半導體製程 - Google Patents

Description

半導體製程

本發明係關於一種半導體製程，且特別係關於一種以厚氧化層作為蝕刻虛置閘極層之蝕刻停止層的半導體製程。

在積體電路中，由於對於高壓元件區之電晶體所施加之電壓遠大於對於邏輯電路區之電晶體所施加之電壓，因此高壓元件區之電晶體中的介電層或緩衝層的厚度需大於邏輯電路區之電晶體中的介電層或緩衝層的厚度。

製作高壓元件區之電晶體以及邏輯電路區之電晶體的製程一般包含下述步驟。首先，同時形成一層適用於高壓元件區之電晶體的厚氧化層於高壓元件區以及邏輯電路區的基底上。之後，移除邏輯電路區之厚氧化層，並再另外形成適用於邏輯電路區之電晶體的薄氧化層以取代原來的厚氧化層。接著，在高壓元件區形成厚氧化層以及在邏輯電路區形成薄氧化層之後，再同時於二區域之氧化層上形成多晶矽層。然後，依序圖案化多晶矽層，以及厚氧化層與薄氧化層。之後，再繼續進行後續之電晶體製程。

其中，在圖案化邏輯電路區之多晶矽層時，為使圖案化後之多晶矽層具有垂直側壁須採用乾蝕刻製程，藉由其具有非等向性蝕刻的性質，而蝕刻出具有垂直側壁的多晶矽層。然而，乾蝕刻製程會產生過蝕刻(over-etching)的問題，並且由於邏輯電路區之薄氧化層的厚度太薄，而無法阻擋乾蝕刻製程在過蝕刻發生時仍可停止於薄氧化層上。因此，導致蝕刻邏輯電路區之多晶矽層時，會過度蝕刻至基底，而損害基底表面。

本發明提出一種半導體製程，其藉由以厚氧化層作為蝕刻虛置閘極層之蝕刻停止層，來避免下方之基底或者鰭狀結構在蝕刻虛置閘極層時受到損害。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底，具有一第一區以及一第二區。接著，形成一厚氧化層以及一虛置閘極層於第一區以及第二區之基底上。接續，移除虛置閘極層，暴露出厚氧化層。續之，移除第一區中的厚氧化層。繼之，形成一薄氧化層於第一區上。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底，具有一第一區以及一第二區。接著，形成一厚氧化層以及一虛置閘極層於第一區以及第二區之基底上。接續，移除虛置閘極層，暴露出厚氧化層。續之，薄化第一區中的厚氧化層以形成一薄氧化層。

基於上述，本發明提供一種半導體製程，其形成厚氧化層後，即先形成虛置閘極層並將其圖案化，再移除或薄化部分區域之厚氧化層而形成薄化層。如此一來，圖案化虛置閘極層時，因厚氧化層之厚度足夠厚以作為蝕刻停止層，而避免過蝕刻(over-etching)發生時導致基底表面受損。

第1-9圖繪示本發明第一實施例之半導體製程之剖面示意圖。首先，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。基底110可以至少分為一第一區A以及一第二區B，第一區A以及第二區B之半導體結構可以藉由一絕緣結構20彼此電性絕緣或藉由其他區域、電元件而實體分離，其中絕緣結構20可例如為一淺溝絕緣結構，而第一區A可例如為一邏輯電路區或核心電路區，第二區B可例如為一高壓元件區或輸出/輸入電路區，但本發明不以此為限，基底110亦可另具有一第三區或者更多區，且預定於此些區中所製備的半導體元件具有不同厚度之薄氧化層。接著，全面形成一厚氧化層120於基底110上。厚氧化層120可例如以熱氧化製程形成，用以形成電晶體結構之緩衝層或介電層。在本實施例中，厚氧化層120係為形成高壓元件區之電晶體之緩衝層，其厚度例如為34奈米(nm)，但在其他實施例中可能為形成其他半導體元件，且其厚度可根據實際需要而定。之後，全面形成一犧牲層，例如形成一虛置閘極層130於厚氧化層120上。在本實施例中，虛置閘極層130為多晶矽層，但本發明不以此為限。

如第2圖所示，圖案化虛置閘極層130以及厚氧化層120。詳細而言，以乾蝕刻製程圖案化虛置閘極層130，藉由乾蝕刻製程非等向性蝕刻的特性，俾使圖案化之虛置閘極層130具有垂直側壁。具有垂直側壁的圖案化之虛置閘極層130才可使後續形成之電晶體的其他結構，例如間隙壁等，平整且均勻地與閘極層130緊密接合，進而使所形成之電晶體具有較佳之電性品質。並且，當以此乾蝕刻製程蝕刻虛置閘極層130時，是以厚氧化層120作為此乾蝕刻製程時之蝕刻停止層。由於本發明之厚氧化層120具有例如34奈米(nm)之適用於高壓元件區之緩衝層之厚度，因此在進行乾蝕刻製程蝕刻閘極層130時，此厚氧化層120之厚度足夠厚以作為蝕刻停止層，而防止乾蝕刻製程過蝕刻(over-etching)至基底110，而損害基底110之表面S。

如第3圖所示，形成一間隙壁140於虛置閘極層130以及厚氧化層120側邊的基底110上。間隙壁140例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。然後，例如以離子佈植製程形成一源/汲極區150於間隙壁140側邊的基底110中。而後，形成一層間介電層160於間隙壁140、閘極層130以外的基底110上，其中在形成層間介電層160之前，可選擇性形成一接觸蝕刻停止層(圖未示)，而層間介電層160例如為氧化層，但本發明不以此為限。如第4圖所示，移除虛置閘極層130，形成二凹槽R並暴露出厚氧化層120。

接著，可以下述之二種方法於第一區A中形成薄氧化層，以適於第一區A中形成供邏輯電路之用之電晶體，其中第一種實施方法如第5-6圖所示，而第二種實施方法如第10圖所示。

第一種實施方法：

首先如第5圖所示，移除第一區A中的厚氧化層120，其中移除第一區A中的厚氧化層120的步驟可如下。形成一遮罩(未繪示)全面覆蓋厚氧化層120，再將遮罩(未繪示)圖案化，以使圖案化之遮罩P1覆蓋第二區B中的厚氧化層120並暴露第一區A中的厚氧化層120。接著，完全移除第一區A中所暴露出的厚氧化層120。移除第一區A中的厚氧化層120的方法可例如以緩衝氧化蝕刻(buffer oxide etch,BOE)等濕式蝕刻製程蝕刻厚氧化層120，此濕式蝕刻的蝕刻液可包含以不同比例之氫氟酸與氟化氨混合作為蝕刻液，但本發明不限於此。之後移除圖案化之遮罩P1。

接著，如第6圖所示，重新形成一薄氧化層170a於第一區A之基底110上。在本實施例中，是以化學氧化製程形成薄氧化層170a於基底110上，此薄氧化層170a具有一「一字形」之剖面結構。在其他實施例中亦可以熱氧化(Thermal Oxide)製程形成薄氧化層，本發明不以此為限。

第二種實施方法：

在移除閘極層130，形成二凹槽R並暴露出厚氧化層120之後，如第4圖所示。接著直接薄化第一區A中的厚氧化層120以形成一薄氧化層170b。詳細而言，如第10圖所示，可先以一遮罩(未繪示)全面覆蓋厚氧化層120，再將遮罩(未繪示)圖案化，以使圖案化之遮罩P2僅覆蓋第二區B中的厚氧化層120並暴露第一區A中的厚氧化層120。接著，以例如緩衝氧化蝕刻(buffer oxide etch,BOE)等濕蝕刻製程回蝕刻第一區A中的厚氧化層120，而形成薄氧化層170b。如此，便可於預定於第一區A與第二區B中製備具有不同厚度之薄氧化層，之後移除圖案化之遮罩P2。

承上，以上述二者之方法：(1)先完全移除第一區A中之厚氧化層120再另外以例如化學氧化製程形成一薄氧化層170a；或者，(2)直接薄化第一區A中之厚氧化層120。皆可達到形成薄氧化層於邏輯電路區或核心電路區，以供後續形成適於邏輯電路區或核心電路區中施加之電壓之電晶體，並同時保留第二區B之厚氧化層120以於高壓元件區或輸出/輸入電路區形成適於高壓元件區或輸出/輸入電路區中施加之電壓之電晶體的目的。並且，利用本發明先形成虛置閘極層130再形成薄氧化層170a及170b之步驟，可避免基底110在圖案化閘極層130時，因過蝕刻而損傷。

接續，如第7圖所示，同時形成一高介電常數介電層182於第一區A之薄氧化層170a或170b與第二區B之厚氧化層120上。高介電常數介電層182例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數介電層182係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。接著，可選擇性地形成一阻障層(未繪示)於高介電常數介電層182上。阻障層(未繪示)例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等之單層結構或複合層結構。

如第8圖所示，形成一金屬閘極G於高介電常數介電層182上。金屬閘極G可包含一功函數金屬層184於高介電常數介電層182上，以及一低電阻率材料186於功函數金屬層184上。功函數金屬層184係為一滿足電晶體所需功函數要求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、鋁化鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride，TiAlN)等。低電阻率材料186可由鋁、銅、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成。當然，金屬閘極G可再另包含一阻障層(未繪示)形成於功函數金屬層184以及低電阻率材料186之間，以進一步防止二材料因擴散而相互污染，其中阻障層(未繪示)之材料可例如為一氮化鈦層，但不以此為限。

如第9圖所示，例如以化學機械研磨(Chemical Mechanical Polishing,CMP)製程平坦化低電阻率材料186、功函數金屬層184以及高介電常數介電層182至暴露出層間介電層160。之後，可再繼續後續之半導體製程，例如於層間介電層160中蝕刻出接觸洞(未繪示)；形成金屬柱(未繪示)於接觸洞(未繪示)中俾使源/汲極區150連接外電路等。

上述之第一及第二實施例皆以形成平面式電晶體為例，但本發明亦可應用於鰭狀場效電晶體。具體而言，鰭狀場效電晶體係形成於鰭狀結構上。在一鰭狀場效電晶體之實施態樣中，亦可將一基底區分為一第一區以及第二區，而二鰭狀結構(未繪示)則分別形成於第一區以及第二區中。如上述第一及第二實施例所示之厚氧化層120以及閘極層130係形成於此二鰭狀結構上(未繪示)。其他在鰭狀結構上形成電晶體之方法則與本發明之第一及第二實施例相同，故不再贅述。再者，第1-10圖如上所述係為繪示平面式電晶體，然其剖面結構與鰭狀場效電晶體相同，故亦可表示為繪示鰭狀場效電晶體。

再者，為簡化本發明之說明，上述之第一及第二實施例僅將基底110區分為第一區A以及第二區B，而於二區各形成一電晶體。但在其他實施例中，第一區A或第二區B亦可包含複數個電晶體區，而各形成複數個電晶體。例如，第一區A可另包含複數個電晶體區，如此薄氧化層則應分別形成於此些電晶體區中。當然，形成薄氧化層的方法亦可應用第一及第二實施例之方法，而於各區同時或分別形成薄氧化層。當於各區分別形成薄氧化層時，可於此些電晶體區中形成具有不同厚度之薄氧化層。

綜上所述，本發明提供一種半導體製程，其形成厚氧化層後，即先形成虛置閘極層並將其圖案化，在移除虛置閘極層，形成二凹槽R並暴露出厚氧化層之後，再移除或薄化部分區域之厚氧化層而形成薄化層。如此一來，圖案化虛置閘極層時，因厚氧化層之厚度足夠厚以作為蝕刻停止層，而避免過蝕刻(over-etching)發生時導致基底表面受損。具體而言，本發明之半導體製程在圖案化虛置閘極層後，移除或薄化部分區域之厚氧化層之步驟可包含：(1)先完全移除部分區域之厚氧化層再形成一薄氧化層；或者，(2)直接薄化部分區域之厚氧化層。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

20．．．絕緣結構

110．．．基底

120．．．厚氧化層

130．．．虛置閘極層

140．．．間隙壁

150．．．源/汲極區

160．．．層間介電層

170a、170b．．．薄氧化層

182．．．高介電常數介電層

184．．．功函數金屬層

186．．．低電阻率材料

A．．．第一區

B．．．第二區

G．．．金屬閘極

P1、P2．．．圖案化之遮罩

R．．．凹槽

S．．．表面

第1-9圖繪示本發明第一實施例之半導體製程之剖面示意圖。

第10圖繪示本發明第二實施例之半導體製程之剖面示意圖。

20．．．絕緣結構

110．．．基底

120．．．厚氧化層

130．．．虛置閘極層

A．．．第一區

B．．．第二區

S．．．表面

Claims (18)

1. 一種半導體製程，包含有：提供一基底，具有一第一區以及一第二區；形成一厚氧化層以及一虛置閘極層於該第一區以及該第二區之該基底上；圖案化該虛置閘極層；在圖案化該虛置閘極層之後，移除該虛置閘極層，暴露出該厚氧化層；移除該第一區中的該厚氧化層；以及形成一薄氧化層於該第一區上。
2. 如申請專利範圍第1項所述之半導體製程，其中該第一區包含邏輯電路區或核心電路區，該第二區包含高壓元件區或輸出/輸入電路區。
3. 如申請專利範圍第1項所述之半導體製程，另包含形成二鰭狀結構分別位於該第一區以及該第二區，而該厚氧化層以及該虛置閘極層係形成於該些鰭狀結構上。
4. 如申請專利範圍第1項所述之半導體製程，其中該虛置閘極層包含一多晶矽層。
5. 如申請專利範圍第1項所述之半導體製程，其中移除該第一區中 的該厚氧化層的步驟，包含：形成並圖案化一遮罩，覆蓋該第二區中的該厚氧化層；以及移除未被該遮罩覆蓋之該第一區中的該厚氧化層。
6. 如申請專利範圍第1項所述之半導體製程，其中形成該薄氧化層包含以化學氧化(Chemical Oxide)製程或熱氧化(Thermal Oxide)製程形成。
7. 如申請專利範圍第1項所述之半導體製程，其中在形成該薄氧化層之後，更包含：形成一高介電常數介電層以及一金屬閘極於位於該第一區的該薄氧化層以及位於該第二區的該厚氧化層上。
8. 如申請專利範圍第1項所述之半導體製程，其中該第一區另包含複數個電晶體區，而該薄氧化層係分別形成於該些電晶體區中。
9. 如申請專利範圍第8項所述之半導體製程，其中形成於該些電晶體區中的該薄氧化層具有不同的厚度。
10. 一種半導體製程，包含有：提供一基底，具有一第一區以及一第二區；形成一厚氧化層以及一虛置閘極層於該第一區以及該第二區之該基底上； 圖案化該虛置閘極層；在圖案化該虛置閘極層之後，移除該虛置閘極層，暴露出該厚氧化層；以及薄化該第一區中的該厚氧化層以形成一薄氧化層。
11. 如申請專利範圍第10項所述之半導體製程，其中該第一區包含邏輯電路區或核心電路區，該第二區包含高壓元件區或輸出/輸入電路區。
12. 如申請專利範圍第10項所述之半導體製程，另包含形成二鰭狀結構分別位於該第一區以及該第二區，而該厚氧化層以及該虛置閘極層形成於該些鰭狀結構上。
13. 如申請專利範圍第10項所述之半導體製程，其中該虛置閘極層包含一多晶矽層。
14. 如申請專利範圍第10項所述之半導體製程，其中薄化該第一區中的該厚氧化層的步驟，包含；形成並圖案化一遮罩覆蓋該第二區中該厚氧化層；以及薄化該第一區中的該厚氧化層。
15. 如申請專利範圍第10項所述之半導體製程，其中薄化該第一區中的該厚氧化層的步驟包含進行一濕蝕刻製程，薄化該第一區中 的該厚氧化層。
16. 如申請專利範圍第10項所述之半導體製程，其中在薄化該第一區中的該厚氧化層之後，更包含：形成一高介電常數介電層以及一金屬閘極於位於該第一區的該薄氧化層以及位於該第二區的該厚氧化層上。
17. 如申請專利範圍第10項所述之半導體製程，其中該第一區另包含複數個電晶體區，而該薄氧化層係分別形成於該些電晶體區中。
18. 如申請專利範圍第17項所述之半導體製程，其中形成於該些電晶體區中的該薄氧化層具有不同的厚度。