TW201310577A - 電阻及其製作方法 - Google Patents

Abstract

一種具有金屬閘極之電晶體與電阻之製作方法，該製作方法首先提供一基底，且該基底上定義有一電晶體區與一電阻區。接下來，於該電晶體區與該電阻區內分別形成一電晶體與一電阻，且該電晶體具有一虛置閘極。隨後，移除該虛置閘極與部分該電阻，以分別於該電晶體與該電阻內形成一第一溝渠與二個第二溝渠，並於該第一溝渠與該等第二溝渠內分別形成至少一高介電常數閘極介電層。之後，於該第一溝渠與該等第二溝渠中分別形成一金屬閘極與一金屬結構。

Description

電阻及其製作方法

本發明有關於一種電阻及其製作方法，尤指一種與具有金屬閘極(metal gate)之電晶體整合之電阻及其製作方法。

在半導體產業中，為了提升電晶體的操作效率，現已有利用金屬作為電晶體控制閘極之方式。金屬閘極具有低的電阻與無空乏效應等優點，可以改善傳統閘極使用高電阻的多晶矽材料所造成的操作效能不佳等缺點。金屬閘極可概分為前閘極(gate first)製程與後閘極(gate last)製程，其中後閘極製程又因符合金屬材料的熱預算，以及可提供較寬的材料選擇等原因，逐漸地取代了前閘極製程。

另外，在積體電路中，常需要加入電阻等其它電路元件的設置，來做穩壓或濾雜訊等功能。而電阻其主體一般來說亦係利用多晶矽、摻雜區或金屬氧化物來製作。

由於積體電路製程的高複雜度以及各式元件產品的高精密性，因此在追求良率的不斷提昇時，除了嘗試改良製程技術之外，對製程整合的需求亦是相當重要的一環，以減少製程步驟並同時提升生產效率。因此，業界仍然需要一種可成功整合電阻以及具有金屬閘極之電晶體之製作方法。

因此，本發明係提供一種整合電阻以及具有金屬閘極之電晶體的製作方法。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之電晶體與電阻之製作方法，該製作方法首先提供一基底，且該基底上定義有一電晶體區與一電阻區。接下來，於該電晶體區與該電阻區內分別形成一電晶體與一電阻，該電晶體具有一虛置閘極(dummy gate)。隨後，移除該虛置閘極與部分該電阻，以分別於該電晶體與該電阻內形成一第一溝渠與二個第二溝渠，並於該第一溝渠與該等第二溝渠內分別形成至少一高介電常數閘極介電層。之後，於該第一溝渠與該等第二溝渠中分別形成一金屬閘極與一金屬結構。

根據本發明所提供之申請專利範圍，另提供一種電阻，該電阻包含有一基底、一設置於該基底上之多晶矽部分、以及二金屬部分，該等金屬部分係分別設置於該多晶矽部分之兩端，且該等金屬部分之底部分別包含一U型高介電常數材料層。

根據本發明所提供之具有金屬閘極之電晶體與電阻之整合製作方法，係可在不增加製程複雜度的前提下整合電阻以及具有金屬閘極的電晶體。此外，由於電阻具有金屬部分，因此在後續進行接觸插塞之製作時，可因與接觸插塞接觸之材料變少而增加接觸插塞的材料選擇，以及提升製程容忍度(process window)。更重要的是，電阻本身因具有熱穩定性高的金屬部分，故可更提升電阻的穩定性以及電性表現。

請參閱第1圖至第8圖，第1圖至第8圖係為本發明所提供之一種具有金屬閘極之電晶體與電阻之製作方法之一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，基底100上係定義有一電晶體區102與一電阻區104；基底100內則形成有複數個用以提供電性隔離之淺溝絕緣(shallow trench isolation，STI) 106。且如第1圖所示，電阻區104內係包含有一STI 106，用以作為電阻元件的設置場所。接下來，係於基底100上依序形成一介電層107、一多晶矽層108以及一圖案化硬遮罩110，圖案化硬遮罩110係用以定義一電晶體元件之閘極位置以及一電阻元件之形成位置。其中，形成於基底100與多晶矽層108之間的介電層107可包含一般介電材料如氧化矽。

請參閱第2圖。隨後係進行一蝕刻製程，利用圖案化硬遮罩110作為一蝕刻遮罩，以蝕刻多晶矽層108與介電層107，而於電晶體區102以及電阻區104內分別形成一虛置閘極112與一電阻114。接下來，係於虛置閘極112兩側之基底100內分別形成一輕摻雜汲極(lightly-doped drain，LDD)120，而在形成LDD 120之後，係於虛置閘極112與電阻114之側壁上分別形成一側壁子122、124。隨後，再於虛置閘極112兩側，尤其是側壁子122兩側之基底100內形成一源極/汲極126，以完成一電晶體130之製作，且該電晶體130具有虛置閘極112。另外，更可在電晶體130之源極/汲極126表面分別形成一金屬矽化物128。而在完成電晶體130與電阻114之製作後，係於基底100上依序形成一覆蓋電晶體130與電阻114的接觸洞蝕刻停止層(contact etch stop layer，CESL)140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成的源極/汲極126等皆為該領域之人士所熟知，故於此皆不再贅述。

請參閱第3圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的CESL 140、ILD層142以及部分圖案化硬遮罩110，隨後更可利用一道蝕刻製程，例如一乾蝕刻製程完全移除圖案化硬遮罩110，以暴露出電晶體130的虛置閘極112以及電阻114。隨後，係於基底100上形成另一圖案化硬遮罩144，其覆蓋部分電阻114，而暴露出電阻114的兩端。在形成圖案化硬遮罩144之後，利用一適合之蝕刻製程移除電晶體130的虛置閘極112以及暴露出的電阻114，而於電晶體130內形成一第一溝渠146，同時於電阻114的兩端分別形成一第二溝渠148。值得注意的是，本較佳實施例係後閘極製程以及後閘極介電層(high-k last)製程整合，因此在移除電晶體130的虛置閘極112以及部分電阻114時，介電層107係用以保護其下的基底100，並於移除電晶體130的虛置閘極112以及部分電阻114後，暴露於第一溝渠146與第二溝渠148的底部。

請參閱第4圖。在形成第一溝渠146與第二溝渠148之後，暴露於第一溝渠146與第二溝渠148底部的介電層107可作為一介面層(interfacial layer)。隨後移除圖案化硬遮罩144，並於基底100上依序形成一高介電常數(high dielectric constant，以下簡稱為high-k)閘極介電層150與一底部阻障層(bottom barrier layer)(圖未示)。High-k閘極介電層150可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層150係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。而底部阻障層則可包含氮化鈦(titanium nitride，TiN)，但不限於此。另外，在形成high-k閘極介電層150與底部阻障層之後，可於底部阻障層上形成一蝕刻停止層(圖未示)，其可包含氮化鉭(tantalum nitride，TaN)，但亦不限於此。

請繼續參閱第4圖。接下來進行一化學氣相沈積(chemical vapor deposition，CVD)製程或一物理氣相沈積(physical vapor deposition，PVD)製程，於第一溝渠146與第二溝渠148內形成一功函數金屬層152。依據電晶體130的導電型態，功函數金屬層152可為一具有p型導電型式的p型功函數金屬層，或者具有n型導電型式的n型功函數金屬層。此外，功函數金屬層152可為一單層結構或一複合層結構。

請仍然參閱第4圖。接下來於基底100上形成一阻擋層154，其可包含光阻材料，但不限於此。阻擋層154係形成於第一溝渠146與第二溝渠148內，更重要的是，阻擋層154之高度係低於第一溝渠146與第二溝渠148之深度。換句話說，阻擋層154之表面係低於第一溝渠146與第二溝渠148之開口。

請參閱第5圖。隨後，進行一蝕刻製程，利用合適之蝕刻劑移除未被阻擋層154覆蓋之功函數金屬層152與high-k閘極介電層150。如第5圖所示，在蝕刻製程之後，high-k閘極介電層150與功函數金屬層152包含一U型形狀，且U型high-k閘極介電層150與U型功函數金屬層152之一最高部分係低於第一溝渠146與第二溝渠148之開口。換句話說，high-k閘極介電層150與功函數金屬層152僅存留於第一溝渠146與第二溝渠148內，尤其是第一溝渠146與第二溝渠148之底部與側壁。藉由此一蝕刻製程，係使得high-k閘極介電層150未完全覆蓋第二溝渠148，故可提供後續形成的金屬層完整的傳導途徑此外，在形成high-k閘極介電層150與功函數金屬層152時於第一溝渠146開口形成的懸突部(overhang)(圖未示)係可藉由上述之蝕刻製程移除，故可增加後續金屬膜層的填入能力。

請參閱第6圖。接下來，移除第一溝渠146與第二溝渠148內的阻擋層154，並於第一溝渠146與第二溝渠148內的功函數金屬層152上形成一填充金屬層156。此外功函數金屬層152與填充金屬層156之間較佳可設置一頂部阻障層(圖未示)，頂部阻障層可包含TiN，但不限於此。填充金屬層156係用以填滿第一溝渠146與第二溝渠148，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

請參閱第7圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層156，完成一金屬閘極162之製作，而於電晶體區102內形成一具有金屬閘極162的電晶體130。更重要的是，在完成金屬閘極162製作的同時，係於電阻區104的第二溝渠148內分別形成一金屬結構164，而於電阻區104內形成具有一多晶矽部分108與二個金屬部分164的電阻114。且如第7圖所示，電阻114的金屬部分164係分別設置於多晶矽部分108的兩端，且其底部形成有一最高部分低於金屬部分164表面的U型功函數金屬層152與U型high-k閘極介電層150。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升電晶體的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述。

請參閱第8圖。接下來於基底上形成一介電層170，較佳為一複合膜層，並於介電層170內形成複數個第一接觸插塞172、二個第二接觸插塞174，第一接觸插塞172係電性連接電晶體140的金屬閘極162以及源極/汲極126；而第二接觸插塞174則電性連接電阻114的兩金屬部分164。值得注意的是，由於本較佳實施例中，電阻114兩端的金屬部分164係具有與金屬閘極162相同複合金屬膜層，因此在製作接觸插塞時，接觸插塞僅需與兩種材料接觸：金屬閘極162與金屬部分164以及金屬矽化物128(形成於源極/汲極126表面)。相較於習知技術中，接觸插塞必需與金屬材料(例如金屬閘極)、多晶矽材料(例如多晶矽電阻)以及金屬矽化物(形成於電晶體之源極/汲極表面)等不同的三種材料接觸，而限制了接觸插塞的材料選擇此一缺失，本較佳實施例係可藉由減少與接觸插塞接觸的材料種類簡化接觸插塞的材料限制，即增加接觸插塞的材料選擇以及製程容忍度(process window)。另外，由於電阻114兩端與第二接觸插塞174接觸者為金屬部分164，因此第二接觸插塞174與金屬部分164之間的表面電阻(surface resistance，Rs)係被降低，電阻114本身的穩定度(stability)可再提升。同時，由於金屬部分164的設置，更可再提升電阻114的熱穩定度(thermal stability)。

根據本發明所提供之具有金屬閘極之電晶體與電阻之整合製作方法，係可在不增加製程複雜度的前提下整合電阻以及具有金屬閘極的電晶體。此外，由於電阻具有金屬部分，因此在後續進行接觸插塞之製作時，可因與接觸插塞接觸之材料變少而增加接觸插塞的材料選擇，以及提升製程容忍度。更重要的是，電阻本身因具有熱穩定性高的金屬部分，故可更提升電阻的穩定性以及電性表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．電晶體區

104．．．電阻區

106．．．淺溝隔離

107．．．介電層

108．．．多晶矽層

110．．．圖案化硬遮罩

112．．．虛置閘極

114．．．電阻

120．．．輕摻雜汲極

122、124．．．側壁子

126．．．源極/汲極

128．．．金屬矽化物

130．．．電晶體

140．．．接觸洞蝕刻停止層

142．．．內層介電層

144．．．圖案化硬遮罩

146．．．第一溝渠

148．．．第二溝渠

150．．．高介電常數閘極介電層

152．．．功函數金屬層

154．．．阻擋層

156．．．填充金屬層

162．．．金屬閘極

164．．．金屬部分

170．．．介電層

172．．．第一接觸插塞

174．．．第二接觸插塞

第1圖至第8圖係為本發明所提供之一種具有金屬閘極之電晶體與電阻之製作方法之一較佳實施例之示意圖。

100．．．基底

102．．．電晶體區

104．．．電阻區

106．．．淺溝隔離

107．．．介電層

108．．．多晶矽層

114．．．電阻

120．．．輕摻雜汲極

122、124．．．側壁子

126．．．源極/汲極

128．．．金屬矽化物

130．．．電晶體

140．．．接觸洞蝕刻停止層

142．．．內層介電層

144．．．圖案化硬遮罩

146．．．第一溝渠

148．．．第二溝渠

Claims (15)

1. 一種具有金屬閘極之電晶體與電阻之製作方法，包含有：提供一基底，該基底上定義有一電晶體區與一電阻區；於該電晶體區與該電阻區內分別形成一電晶體與一電阻，且該電晶體具有一虛置閘極(dummy gate)；移除該虛置閘極與部分該電阻，以分別於該電晶體與該電阻內形成一第一溝渠與二個第二溝渠；於該第一溝渠與該等第二溝渠內分別形成至少一高介電常數閘極介電層；以及於該第一溝渠與該等第二溝渠中分別形成一金屬閘極與一金屬結構。
2. 如申請專利範圍第1項所述之製作方法，其中該虛置閘極與該電阻包含多晶矽。
3. 如申請專利範圍第1項所述之製作方法，其中該等第二溝渠分別形成於該電阻之兩端。
4. 如申請專利範圍第1項所述之製作方法，更包含：於該第一溝渠與該等第二溝渠內之該高介電常數閘極介電層上形成一功函數金屬層；於該第一溝渠與該等第二溝渠內形成一阻擋層；以及進行一蝕刻製程，用以移除未被該阻擋層覆蓋之該功函數金屬層與該高介電常數閘極介電層。
5. 如申請專利範圍第4項所述之製作方法，其中該阻擋層之高度係低於該第一溝渠與該等第二溝渠之深度。
6. 如申請專利範圍第4項所述之製作方法，其中該高介電常數閘極介電層與該功函數金屬層包含一U型形狀。
7. 如申請專利範圍第6項所述之製作方法，其中該高介電常數閘極介電層與該功函數金屬層之一最高部分係低於該等第二溝渠之開口。
8. 如申請專利範圍第4項所述之製作方法，更包含一於該第一溝渠與該等第二溝渠中形成一填充金屬層之步驟，進行於該蝕刻製程之後。
9. 如申請專利範圍第1項所述之製作方法，更包含於該基底上形成一第一接觸插塞與二個第二接觸插塞之步驟，該第一接觸插塞電性連接該金屬閘極，而該等第二接觸插塞分別電性連接該等金屬結構。
10. 一種電阻，包含有：一基底；一多晶矽部分，設置於該基底上；以及二金屬部分，分別設置於該多晶矽部分之兩端，該等金屬部分之底部分別包含一U型高介電常數材料層。
11. 如申請專利範圍第10項所述之電阻，其中該U型高介電常數材料層之一最高部分係低於該金屬部分之表面。
12. 如申請專利範圍第10項所述之電阻，其中該金屬部分包含一複合膜層結構。
13. 如申請專利範圍第12項所述之電阻，其中該金屬部分更包含一功函數金屬層與一填充金屬層。
14. 如申請專利範圍第13項所述之電阻，其中該功函數金屬層係包含一U型功函數金屬層。
15. 如申請專利範圍第14項所述之電阻，其中該U型功函數金屬層之一最高部分係低於該金屬部分之表面。