TWI520307B - 電阻及其製作方法 - Google Patents

Description

電阻及其製作方法

本發明有關於一種電阻及其製作方法，尤指一種與具有金屬閘極(metal gate)之電晶體整合之電阻及其製作方法。

在半導體產業中，為了提升電晶體的操作效率，現已有利用金屬作為電晶體控制閘極之方式。金屬閘極具有低的電阻與無空乏效應等優點，可以改善傳統閘極使用高電阻的多晶矽材料所造成的操作效能不佳等缺點。金屬閘極可概分為前閘極(gate first)製程與後閘極(gate last)製程，其中後閘極製程又因符合金屬材料的熱預算，以及可提供較寬的材料選擇等原因，逐漸地取代了前閘極製程。

另外，在積體電路中，常需要加入電阻等其它電路元件的設置，來做穩壓或濾雜訊等功能。而電阻其主體一般來說亦係利用多晶矽、摻雜區或金屬氧化物來製作。

由於積體電路製程的高複雜度以及各式元件產品的高精密性，因此在追求良率的不斷提昇時，除了嘗試改良製程技術之外，對製程整合的需求亦是相當重要的一環，以減少製程步驟並同時提升生產效率。因此，業界仍然需要一種可成功整合電阻以及具有金屬閘極之電晶體之製作方法。

因此，本發明係提供一種成功整合電阻以及具有金屬閘極之電晶體的製作方法。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之電晶體與電阻之製作方法，該製作方法首先提供一基底，該基底上定義有一電晶體區與一電阻區，且該電晶體區內設置有一電晶體，該電阻區內設置有一電阻。接下來，於該基底上形成一介電層，且該介電層暴露該電晶體與該電阻之頂部。在形成該介電層之後，係進行一第一蝕刻製程移除部分該電阻，以於該電阻之兩端分別形成一第一溝渠(terminal trench)，隨後於該電阻區內形成一圖案化保護層。在形成圖案化保護層之後，係進行一第二蝕刻製程移除該電晶體之一虛置閘極(dummy gate)，以於該電晶體內形成一第二溝渠(gate trench)。最後於該基底上形成一金屬層，且該金屬層填滿該等第一溝渠與該第二溝渠。

根據本發明所提供之申請專利範圍，另提供一種與金屬閘極之電晶體整合之電阻，包含有一定義有一電晶體區域與一電阻區域之基底、一設置於該電晶體區域內且包含有一金屬閘極之電晶體、以及一設置於該電阻區域內之電阻。而該 電阻更包含一多晶矽部分、一對分別設置於該多晶矽部分兩端且與該金屬閘極具有一相同結構之導電端點、以及二個分別設置於該多晶矽部分與該導電端點之間的保護層。

根據本發明所提供之具有金屬閘極之電晶體與電阻及其整合製作方法，主要是將電阻端點與虛置閘極的多晶矽分開移除，以降低同時移除電阻端點與虛置閘極的多晶矽時常發生的電阻多晶矽耗損。此外，本發明所提供之製作方法更藉由保護層的形成，完全避免電阻多晶矽部分的耗損，維持多晶矽的輪廓，確保電阻阻值及其可靠性與穩定性。

請參閱第1圖至第9圖，第1圖至第9圖係為本發明所提供之一種具有金屬閘極之電晶體與電阻之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，基底100上係定義有一電晶體區102與一電阻區104；基底100內則形成有複數個用以提供電性隔離之淺溝絕緣(shallow trench isolation，STI)106。且如第1圖所示，電阻區104內係包含有一STI 106，用以作為電阻元件的設置場所。接下來，係於基底100上依序形成一介電層107、一多晶矽層108以及一圖案化硬遮罩110，圖案化硬遮罩110係用以定義一電晶體之閘極位置以及一電阻元件之形成位置。值得注意的是，由於本較佳實施例係與前閘極 介電層(high-k first)製程整合，因此形成於電晶體區102內的介電層107係作為電晶體的閘極介電層，且可包含高介電常數(high dielectric constant，high-k)材料，而high-k材料可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、鋯鈦酸鉛(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃，BST)所組成之群組。

請繼續參閱第1圖。隨後係進行一蝕刻製程，利用圖案化硬遮罩110作為一蝕刻遮罩，以蝕刻多晶矽層108與介電層107，而於電晶體區102以及電阻區104內分別形成一虛置閘極112與一電阻114。接下來，係於虛置閘極112兩側之基底100內分別形成一輕摻雜汲極(lightly-doped drain，LDD)120，而在形成LDD 120之後，係於虛置閘極112與電阻114之側壁上分別形成一側壁子122、124。隨後，再於虛置閘極112兩側，尤其是側壁子122兩側之基底100內形 成一源極/汲極126，以完成一電晶體130之製作，且該電晶體130具有虛置閘極112。另外，更可在電晶體130之源極/汲極126表面分別形成一金屬矽化物128。

請仍然參閱第1圖，在完成電晶體130與電阻114之製作後，係於基底100上依序形成一覆蓋電晶體130與電阻114的接觸洞蝕刻停止層(contact etch stop layer，CESL)140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成的源極/汲極126等皆為該領域之人士所熟知，故於此皆不再贅述。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的ILD層142，而暴露出電晶體130與電阻114頂部的CESL 140。

請參閱第2圖。接下來，於基底100上形成一圖案化遮罩150，其覆蓋電晶體區102與電阻區104內的部分電阻114，而暴露出電阻114的兩端，以定義電阻端點的位置。隨後進行一蝕刻製程152，移除暴露出來的CESL 140、圖案化硬遮罩110、以及部分電阻114，而於電阻114的兩端分別形成一第一溝渠154，且介電層107係暴露於第一溝渠154的底部。

另外請參閱第3圖，第3圖為本較佳實施例之一變化型之示意圖。根據本變化型，在進行蝕刻製程152以形成第一溝渠154時，可刻意過度蝕刻(over-etching)多晶矽層108與介電層107，甚至蝕刻至介電層107下方的部分STI 106。是以，STI 106係暴露於第一溝渠154之底部，且第一溝渠154的底部係如第3圖所示，低於STI 106的表面，更低於多晶矽層108下方介電層107的表面。

請參閱第4圖。在形成第一溝渠154之後，係移除圖案化遮罩150。接下來，係於基底100上形成一保護層160，保護層160可包含導電材料，例如鉭(tantalum)或氮化鈦(titanium nitride，TiN)。如第4圖所示，保護層160係覆蓋第一溝渠154的側壁與底部，且保護層160未填滿第一溝渠154。此外，保護層146亦可包含一金屬層，例如鎳層，並且在形成此一鎳層之後進行一自對準金屬矽化物製程，使第一溝渠154內的鎳層得以與側壁接觸到的多晶矽層108反應而形成金屬矽化物層。而在形成保護層160之後，係立即進行一圖案化製程。如第4圖所示，圖案化製程首先於電阻區104內的保護層160上形成一圖案化光阻162，且圖案化光阻162填滿各第一溝渠154。

請參閱第5圖。在形成保護層160與圖案化光阻162之後，係移除未被圖案化光阻162覆蓋的保護層160，而於電阻區104內形成一圖案化保護層164。如第5圖所示，圖案化保護層164係覆蓋各第一溝渠154的側壁與底部。另外值得注意的是，當保護層160包含金屬矽化物層時，更可省略圖案化光阻162的形成，而直接進行圖案化製程，利用一蝕刻製程移除未與第一溝渠154側壁之多晶矽層108反應之保護層，而於第一溝渠154側壁之多晶矽層108表面形成一覆蓋側壁之圖案化保護層164。

請繼續參閱第5圖。在形成圖案化保護層164之後，係移除圖案化光阻162，隨後可同位地移除暴露出來的部分ILD層142、部分CESL 140，而暴露出虛置閘極112頂部的圖案化硬遮罩110。隨後，再移除虛置閘極112頂部的圖案化硬遮罩110，而如第5圖所示暴露出虛置閘極112的多晶矽層108。

請參閱第6圖。接下來，係進行一合適之蝕刻製程156，例如一多步驟蝕刻製程，較佳是先進行乾式蝕刻製程，再進行濕式蝕刻製程，移除虛置閘極112的多晶矽層108，而於電晶體區102內形成一第二溝渠158。值得注意的是，在移除虛置閘極112時，電阻區104內的各第一溝渠154側壁係由圖案化保護層164所覆蓋，因此第一溝渠154之多晶矽層108係被圖案化保護層164保護，而不會在蝕刻製程156中有任何耗損。另外請參閱第7圖，第7圖為本較佳實施例之另一變化型之示意圖。在本變化型中，圖案化保護層164可以就是一圖案化光阻層，且圖案化光阻層164可填滿第一溝渠154，用以於進行蝕刻製程156移除虛置閘極112時保護第一溝渠154側壁之多晶矽層108。然而需注意的是，當圖案化保護層164為一圖案化光阻層時，在移除電晶體130之虛置閘極112形成第二溝渠158後，至少需移除第一溝渠154多晶矽側壁上的圖案化光阻層164。

請參閱第8圖。在形成第二溝渠158之後，係進行一化學氣相沈積(chemical vapor deposition，CVD)製程或一物理氣相沈積(physical vapor deposition，PVD)製程，於第一溝渠154與第二溝渠158內形成一功函數金屬層170。功函數金屬層170可為一單層結構或一複合層結構，且依據電晶體130的導電型態，功函數金屬層170可為一具有p型導電型式的p型功函數金屬層，或者具有n型導電型式的n型功函數金屬層。另外，在功函數金屬層170與介電層107之間，係可依製程或產品需要形成一底部阻障層(圖未示)。而在形成功函數金屬層170之後，於第一溝渠154與第二溝渠158內的功函數金屬層170上形成一填充金屬層172。此外功函數金屬層170與填充金屬層172之間較佳可設置一頂部阻障層(圖未示)，頂部阻障層可包含TiN，但不限於此。填充金屬層172係用以填滿第一溝渠154與第二溝渠158，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

請參閱第9圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層172、功函數金屬層170、與圖案化保護層164，完成一金屬閘極180之製作，而於電晶體區102內形成一具有金屬閘極180的電晶體130。更重要的是，在完成金屬閘極180製作的同時，係於電阻區104的第一溝渠154內分別形成一金屬結構，用以作為電阻114的導電端點182。值得注意的是，電阻114的導電端點182與多晶矽部分108的垂直側壁之間，係設置有圖案化保護層164或金屬矽化物層164。

根據本較佳實施例所提供之具有金屬閘極之電晶體與電阻之製作方法，係藉由分開製作電阻區104的第一溝渠154與電晶體區102的第二溝渠158降低蝕刻製程156對電阻區104內多晶矽部分108的影響，並藉由圖案化保護層164的形成，確保第一溝渠154側壁的多晶矽層108不會受到蝕刻製程156的耗損，故可維持原本的垂直輪廓。是以，本較佳實施例所提供之與具有金屬閘極之電晶體整合之電阻係具有符合預期的電阻值以及優良的穩定性。

請參閱第10圖至第14圖，第10圖至第14圖係為本發明所提供之一種具有金屬閘極之電晶體與電阻之製作方法之一第二較佳實施例之示意圖。值得注意的是，在第二較佳實施例中，與第一較佳實施例相同的組成元素可包含相同的材料選擇，故於此不再贅述。此外可先參考第一較佳實施例的第6圖。需注意的是，在移除虛置閘極112以形成第二溝渠158時，在圖案化保護層164邊緣處常發生ILD層142耗損的情形，使得圖案化保護層164與相鄰的ILD層142之間具有一高度差(step height)H。而高度差H可能在後續CMP製程移除多餘的填充金屬層172與功函數金屬層170時使得該等金屬層無法確實移除，造成金屬殘餘問題。

請參閱第10圖。本較佳實施例首先提供一基底200，基底200上係定義有一電晶體區202與一電阻區204；基底200內則形成有複數個STI 206。接下來進行如第一較佳實施例所述各步驟，以於電晶體區202與電阻區204分別形成一電晶體230與一電阻214。如第10圖所示，電晶體230包含一虛置閘極212、LDDs 220、一側壁子222、一源極/汲極226、以及形成於源極/汲極226表面的金屬矽化物228。另外虛置閘極212包含一high-k閘極介電層207、一多晶矽層208、與一用以定義虛置閘極212位置之圖案化硬遮罩210。電阻214則包含一介電層207、一多晶矽層208、一用以定義電阻214位置的圖案化硬遮罩(圖未示)、以及一側壁子224。而在完成電晶體230與電阻214之製作後，係於基底200上依序形成一覆蓋電晶體230與電阻214的CESL 240與一ILD層242。隨後藉由一平坦化製程移除部分的ILD層242，而暴露出電晶體230與電阻214頂部的CESL 240。

請繼續參閱第10圖。接下來於基底200上形成一圖案化遮罩290，且圖案化硬遮罩290係如第10圖所示暴露出電阻區204，而覆蓋保護電晶體區202內的電晶體230。隨後進行一蝕刻製程292，透過圖案化硬遮罩290蝕刻電阻區204內的部分ILD層242、部分CESL 224與圖案化硬遮罩，而形成一凹槽294，凹槽294係具有一深度D。如第10圖所示，凹槽294的底部係低於ILD層242的表面。另外，電阻214的多晶矽部分208係暴露於凹槽294的底部。

請參閱第11圖。接下來，於基底200上形成一圖案化遮罩(圖未示)，其覆蓋電晶體區202與電阻區204內的部分電阻214，而暴露出電阻214的兩端，以定義電阻端點的位置。隨後利用如第一較佳實施例所述之蝕刻製程移除電阻區內204暴露出來部分多晶矽層208，而於電阻214的兩端分別形成一第一溝渠254，且介電層207係暴露於各第一溝渠254底部。另外如第11圖所示，各第一溝渠254的開口係位於凹槽294的底部。

另外，本較佳實施例亦可如前述實施例所述，在進行蝕刻製程形成第一溝渠254時，可過度蝕刻多晶矽層208與介電層207，甚至蝕刻至介電層207下方的部分STI 206，使STI 206係暴露於第一溝渠254之底部，且第一溝渠254的底部可低於STI 206的表面。

請繼續參閱第11圖。在形成第一溝渠254之後係移除圖案化遮罩，隨後於基底200上形成一保護層260。值得注意的是，保護層260係覆蓋凹槽294的側壁與底部，同時覆蓋第一溝渠254的側壁與底部，且保護層260未填滿凹槽294與第一溝渠254。在形成保護層260之後，立即進行一圖案化製程，圖案化製程首先係於保護層260上形成一圖案化光阻262，且圖案化光阻262係如第11圖所示填滿第一溝渠254與凹槽294，或是更高於電晶體區202的保護層260上表面。同樣地，保護層260可包含導電材料，例如鉭(Ta)、氮化鈦(TiN)，或是一金屬層，以於多晶矽層208的側壁形成一自對金屬矽化物層。

在形成保護層260與圖案化光阻262之後，移除未被圖案化光阻262覆蓋的保護層260，而如第12圖所示於電阻區204內形成一圖案化保護層264，隨後移除圖案化光阻262，且而圖案化保護層264係覆蓋第一溝渠254與凹槽294的側壁與底部。

請參閱第12圖與第13圖。在形成圖案化保護層264之後，係進行一蝕刻製程，用以移除暴露出來的部分ILD層242和部分CESL 240，而暴露出虛置閘極212頂部的圖案化硬遮罩210。隨後再移除圖案化硬遮罩210，而暴露出虛置閘極212的多晶矽層208。值得注意的是，在移除暴露出來的部分ILD層242和部分CESL 240之後，基底200上ILD層242的表面係約略等於凹槽294的底部。換句話說，在移除ILD層242與CESL 240後，凹槽294係被消除，且基底200上的ILD層242表面不再具有任何高度差。

請繼續參閱第13圖。接下來，係進行一蝕刻製程256，例如一多步驟蝕刻製程，較佳是先進行乾式蝕刻製程，再進行濕式蝕刻製程，以移除電晶體230中的虛置閘極212，而如第13圖所示於電晶體區202內形成一第二溝渠258。值得注意的是，在移除虛置閘極212時，電阻區204內的第一溝渠254側壁以及凹槽294底部的多晶矽部分208係由圖案化保護層264所覆蓋，因此電阻區204內之多晶矽層208係被圖案化保護層264保護而不會在蝕刻製程256中有任何耗損。另外本較佳實施例中的圖案化保護層264亦可以為一圖案化光阻層，且圖案化光阻層填滿第一溝渠254與凹槽294，用以於移除虛置閘極212時保護第一溝渠254側壁與凹槽294底部之多晶矽層208。然而需注意的是，當圖案化保護層264為一圖案化光阻層時，在移除電晶體230之虛置閘極212後，必需移除此一圖案化光阻層254。

請參閱第14圖。在形成第二溝渠258之後，係進行一CVD製程或一PVD製程，於第一溝渠254與第二溝渠258內形成一功函數金屬層270。功函數金屬層270可為一單層結構或一複合層結構，且依據電晶體230的導電型態，功函數金屬層270可為一p型功函數金屬層或為一n型功函數金屬層。另外，在功函數金屬層270與介電層207之間，係可依製程或產品需要形成一底部阻障層(圖未示)。而在形成功函數金屬層270之後，於第一溝渠254與第二溝渠258內的功函數金屬層270上形成一填充金屬層272，係用以填滿第一溝渠254與第二溝渠258。此外功函數金屬層170與填充金屬層172之間較佳可設置一頂部阻障層。

請繼續參閱第14圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層272、功函數金屬層270、與圖案化保護層264，完成一金屬閘極280之製作，而於電晶體區202內形成一具有金屬閘極280的電晶體230。更重要的是，在完成金屬閘極280製作的同時，係於電阻區204的第一溝渠254內分別形成一金屬結構，用以作為電阻214的導電端點282。換句話說，導電端點282與金屬閘極280具有一相同結構。值得注意的是，電阻214的導電端點282與多晶矽部分208的垂直側壁之間，係設置有圖案化保護層264或金屬矽化物層264。

根據本較佳實施例所提供之具有金屬閘極之電晶體與電阻之製作方法，係於電阻區204內先形成一凹槽294，藉由凹槽294的深度抵銷後續製程中可能產生的高度差，避免CMP製程後發生金屬殘餘的問題。並係藉由分開製作電阻區204的第一溝渠254與電晶體區202的第二溝渠258以及圖案化保護層264的形成，確保第一溝渠254側壁與凹槽294底部的多晶矽層208不會受到蝕刻製程的耗損，故可維持原本的輪廓。是以，本較佳實施例所提供之與具有金屬閘極之電晶體整合之電阻係具有符合預期的電阻值以及優良的穩定性。

另外請參考第15圖，係為根據第3圖所揭露之變化型完成後續步驟之示意圖。如第15圖所示，在進行蝕刻製程152以於基底100上形成底部低於STI 106表面的第一溝渠154之後，係可進行上述第一與第二較佳實施例所述之各步驟，以於第一溝渠154內形成一導電端點182，同時完成具有金屬閘極180的電晶體130。根據本變化型，電阻114的導電端點182不僅完全嵌入電阻114中，且部分導電端點182更是嵌入STI 106中，故導電端點182以及圖案化保護層164的底部皆低於STI106的表面。

此外可再參考第16圖，第16圖為第二較佳實施例之一變化型之示意圖，然而需注意的是，該變化型亦可實施於第一較佳實施例中。如第16圖所示，在本變化型中，電阻區204內係具有複數個STI 206a，而非前述之與電阻214尺寸相同的STI 206，而電阻區214內的多晶矽層208兩端係分別對應兩個STI 206a。因此在蝕刻第一溝渠254時，第一溝渠254係形成於STI 206a上，且STI 206a係暴露於第一溝渠254的底部。是以後續形成的作為導電端點282的金屬結構係形成於STI 206a上，或者是嵌入部分之STI 206a中，且而STI 206a提供導電端點282與基底202之間的電性隔絕。

根據本發明所提供之具有金屬閘極之電晶體與電阻及其整合製作方法，主要是將電阻端點與虛置閘極的多晶矽分開移除，以降低同時移除電阻端點與虛置閘極的多晶矽時常發生的電阻多晶矽耗損。此外，本發明所提供之製作方法更藉由保護層的形成，完全避免電阻多晶矽部分的耗損，維持多晶矽的輪廓，確保電阻阻值及其穩定性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200‧‧‧基底

102、202‧‧‧電晶體區

104、204‧‧‧電阻區

106、206、206a‧‧‧淺溝絕緣

107、207‧‧‧介電層

108、208‧‧‧多晶矽層

110、210‧‧‧圖案化硬遮罩

112、212‧‧‧虛置閘極

114、214‧‧‧電阻

120、220‧‧‧輕摻雜汲極

122、124、222、224‧‧‧側壁子

126、226‧‧‧源極/汲極

128、228‧‧‧金屬矽化物

130、230‧‧‧電晶體

140、240‧‧‧接觸洞蝕刻停止層

142、242‧‧‧內層介電層

150‧‧‧圖案化遮罩

152、156、256、292‧‧‧蝕刻製程

154、254‧‧‧第一溝渠

158、258‧‧‧第二溝渠

160、260‧‧‧保護層

162、262‧‧‧圖案化光阻

164、264‧‧‧圖案化保護層

170、270‧‧‧功函數金屬層

172、272‧‧‧填充金屬層

180、280‧‧‧金屬閘極

182、282‧‧‧導電端點

290‧‧‧圖案化硬遮罩

294‧‧‧凹槽

第1圖至第2圖、第4圖至第6圖、以及第8圖至第9圖係為本發明所提供之一種具有金屬閘極之電晶體與電阻之製作方法之一第一較佳實施例之示意圖。

第10圖至第14圖係為本發明所提供之一種具有金屬閘極之電晶體與電阻之製作方法之一第二較佳實施例之示意圖。

第3圖、第7圖與第15圖至第16圖為第一較佳實施例與第二較佳實施例之一變化型之示意圖。

100．．．基底

102．．．電晶體區

104．．．電阻區

106．．．淺溝絕緣

107．．．介電層

108．．．多晶矽層

110．．．圖案化硬遮罩

112．．．虛置閘極

114．．．電阻

120．．．輕摻雜汲極

122、124．．．側壁子

126．．．源極/汲極

128．．．金屬矽化物

130．．．電晶體

140．．．接觸洞蝕刻停止層

142．．．內層介電層

154．．．第一溝渠

164．．．圖案化保護層

Claims (20)

1. 一種具有金屬閘極之電晶體與電阻之製作方法，包含有：提供一基底，該基底上定義有一電晶體區與一電阻區，且該電晶體區內設置有一電晶體，該電阻區內設置有一電阻；於該基底上形成一介電層，且該介電層暴露該電晶體與該電阻之頂部；進行一第一蝕刻製程移除部分該電阻，以於該電阻之兩端分別形成一第一溝渠；於該電阻區內形成一圖案化保護層；進行一第二蝕刻製程移除該電晶體之一虛置閘極(dummy gate)，以於該電晶體內形成一第二溝渠；以及於該基底上形成一金屬層，且該金屬層填滿該等第一溝渠與該第二溝渠。
2. 如申請專利範圍第1項所述之製作方法，更包含一第三蝕刻製程，進行於該第一蝕刻製程之前，用以於該電阻區內形成一凹槽，且該凹槽之底部係低於該介電層之表面。
3. 如申請專利範圍第2項所述之製作方法，其中該圖案化保護層係覆蓋該凹槽之底部與側壁。
4. 如申請專利範圍第1項所述之製作方法，其中該圖案化 保護層包含一導電材料。
5. 如申請專利範圍第1項所述之製作方法，其中該圖案化保護層包含一金屬矽化物材料。
6. 如申請專利範圍第1項所述之製作方法，其中該圖案化導電層包含一光阻材料。
7. 如申請專利範圍第1項所述之製作方法，其中形成該圖案化保護層之步驟更包含：於該基底上形成一保護層，且該保護層係覆蓋該等第一溝渠之底部與側壁；以及進行一圖案化製程移除部分該保護層，而於該電阻區內形成該圖案化保護層，且該圖案化保護層至少覆蓋該第一溝渠之一側壁。
8. 如申請專利範圍第1項所述之製作方法，其中於該等第一溝渠與該第二溝渠內形成該金屬層之步驟更包含：於該基底上形成一功函數金屬層(work function metal layer)；以及於該基底上形成一填充金屬層(filling metal layer)。
9. 如申請專利範圍第1項所述之製作方法，其中該基底內 至少包含一淺溝絕緣(shallow trench isolation，STI)，形成於該電阻區內。
10. 如申請專利範圍第9項所述之製作方法，其中該等第一溝渠係形成於該淺溝絕緣上。
11. 如申請專利範圍第10項所述之製作方法，其中該第一溝渠之一底部係低於該淺溝絕緣之一表面。
12. 如申請專利範圍第1項所述之製作方法，該電晶體更包含一高介電常數閘極介電層，且該高介電常數閘極介電層係暴露於該第二溝渠之底部。
13. 一種與金屬閘極之電晶體整合之電阻，包含有：一基底，且該基底上定義有一電晶體區與一電阻區；一電晶體，設置於該電晶體區內，且該電晶體包含有一金屬閘極；以及一電阻，設置於該電阻區內，該電阻更包含：一多晶矽部分；一對導電端點，分別設置於該多晶矽部分之兩端，且該導電端點與該金屬閘極具有一相同結構；以及二保護層，分別設置於該多晶矽部分與該導電端點之間。
14. 如申請專利範圍第13項所述之電阻，其中該保護層包含一導電材料。
15. 如申請專利範圍第13項所述之電阻，其中該保護層包含一金屬矽化物材料。
16. 如申請專利範圍第13項所述之電阻，其中該保護層更形成於該導電端點於該基底之間。
17. 如申請專利範圍第13項所述之電阻，其中該基底內至少包含一淺溝絕緣，形成於該電阻區內，且該等導電端點係設置於該淺溝絕緣上。
18. 如申請專利範圍第17項所述之電阻，其中部分該導電端點與該保護層係嵌入該淺溝絕緣內，且該導電端點與該保護層之底部係低於該淺溝絕緣之一表面。
19. 如申請專利範圍第13項所述之電阻，其中該導電端點與該金屬閘極至少包含一功函數金屬層與一填充金屬層。
20. 如申請專利範圍第13項所述之電阻，其中該電晶體更包含一高介電常數閘極介電層。