TWI653762B - 具有金屬閘極之半導體元件之製作方法 - Google Patents

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Abstract

一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠與一第二閘極溝渠，接著形成一底部阻障層於該第一閘極溝渠與該第二閘極溝渠內，進行一第一回拉步驟，移除部分該底部阻障層，形成一第一功函數金屬層於該第一閘極溝渠內，進行一第二回拉步驟，移除部分該第一功函數金屬層，且該第一功函數金屬層之最高點係低於該第一閘極溝渠之開口。

Description

具有金屬閘極之半導體元件之製作方法
本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程與後閘極介電層(high-k last)之具有金屬閘極之半導體元件及其製作方法。
隨著半導體元件持續地微縮，功函數金屬(work function metal)係用以取代傳統多晶矽作為匹配高介電常數(high dielectric constant，以下簡稱為high-k)介電層的控制電極。而雙功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。
而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極溝渠(gate trench)，再依電性需求於閘極溝渠內填入不同的金屬。然而，隨著電晶體元件線寬持續微縮的趨勢，閘極溝渠的深寬比(aspect ratio)成為金屬膜層是否能順利填入閘極溝渠的一大挑戰。簡單地說，隨著電晶體元件線寬縮小，閘極溝渠的開口寬度也隨之縮小，造成金屬膜層不易填入閘 極溝渠的問題，甚至發生無法填入閘極溝渠而形成空隙、影響電晶體元件的電性表現等問題。
本發明一種具有金屬閘極之半導體元件，包含有一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠與一第二閘極溝渠，一底部阻障層，分別設置於該第一閘極溝渠與該第二閘極溝渠內，且該底部阻障層呈現U形結構，一第一功函數金屬層，設置於該第一閘極溝渠內，且該第一功函數金屬層之最高點係低於該第一閘極溝渠之開口，以及一第二功函數金屬層，分別設置於該第一閘極溝渠內之第一功函數金屬層上，以及該第二閘極溝渠內的該底部阻障層上，該第二功函數金屬層之最高點與該第一閘極溝渠與該第二閘極溝渠之開口切齊。
本發明另提供一種具有金屬閘極之半導體元件之製作方法，包含有以下步驟：首先，提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠(gate trench)與一第二閘極溝渠，接著形成一底部阻障層於該第一閘極溝渠與該第二閘極溝渠內，然後進行一第一回拉(pull back)步驟，移除部分該底部阻障層，使該底部阻障層呈現U形結構，接下來形成一第一功函數金屬層於該第一閘極溝渠內，之後進行一第二回拉步驟，移除部分該第一功函數金屬層，且該第一功函數金屬層之最高點係低於該第一閘極溝渠之開口，以及形成一第二功函數金屬層分別於該第一閘極溝渠內以及該第二閘極溝渠內，其中該第二功函數金屬層之最高點與該第 一閘極溝渠與該第二閘極溝渠之開口切齊。
根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成該第一功函數金屬層之前對該第一閘極溝渠進行該第一回拉步驟，用以移除該第一閘極溝渠內的部分底部阻障層，使得該第一閘極溝渠享有較寬的開口，而有利於後續第一功函數金屬層的填入。而在形成該第一功函數金屬層之後，更藉由該第二回拉步驟移除該第一閘極溝渠內的部分第一功函數金屬層，使該第一功函數金屬層之最高部分低於閘極溝渠之開口，並具有U形的形狀特徵。因此，後續欲填入的第二功函數金屬層與填充金屬層係可順利地填入閘極溝渠內，而可避免空隙的形成，並避免空隙對半導體元件電性的負面影響。
100‧‧‧基底
102‧‧‧淺溝隔離
103‧‧‧介面層
104‧‧‧高介電常數介電層
104a‧‧‧U形高介電常數介電層
105‧‧‧底部阻障層
106‧‧‧底部阻障層
107‧‧‧U形底部阻障層
110‧‧‧第一半導體元件
112‧‧‧第二半導體元件
120‧‧‧第一輕摻雜汲極
122‧‧‧第二輕摻雜汲極
124‧‧‧側壁子
130‧‧‧第一源極/汲極
132‧‧‧第二源極/汲極
140‧‧‧接觸洞蝕刻停止層
142‧‧‧內層介電層
150‧‧‧第一閘極溝渠
152‧‧‧第二閘極溝渠
160‧‧‧第一功函數金屬層
160a‧‧‧U形第一功函數金屬層
162‧‧‧第二功函數金屬層
163‧‧‧頂部阻障層
164‧‧‧填充金屬層
170、172、174‧‧‧圖案化遮罩
第1圖至第11圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。
第2A圖與第11A圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。
請參閱第1圖至第11圖，第1圖至第11圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件 112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI)102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一半導體元件110係為一p型半導體元件；而第二半導體元件112則為一n型半導體元件。
請繼續參閱第1圖。第一半導體元件110與第二半導體元件112各包含一介電層(圖未示)與一虛置閘極(圖未示)。虛置閘極可為一多晶矽層，而介電層則可為一傳統二氧化矽層。第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，LDD)120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。另外，第一源極/汲極130與第二源極/汲極132之表面可能分別包含有一金屬矽化物(圖未示)。而在第一半導體元件110與第二半導體元件112上，可能依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL)140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等，皆為該領域之人士所熟知，故於此皆不再贅述。
請仍然參閱第1圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的ILD層142與CESL 140，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極。隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件 112之虛置閘極，而同時於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠150與一第二閘極溝渠152，並暴露出介電層或基底100。
隨後，係如第1圖所示，於基底100上選擇性形成一介面層(interfacial layer)103、接著再依序形成一高介電常數介電層104與一底部阻障層105。高介電常數介電層104可以是一金屬氧化物層，例如一稀土金屬氧化物層。高介電常數介電層104係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。底部阻障層可能是單層結構或是多層結構，例如包括底部阻障層105與底部阻障層106，其中底部阻障層105可包含氮化鈦(titanium nitride，TiN)；而底部阻障層106可包含氮化鉭(tantalum nitride，TaN)，但皆不限於此。
接下來，請參考第1~2圖，隨後進行一第一回拉(pull back)步驟。根據本較佳實施例，第一回拉步驟首先於第一閘極溝渠150與第二閘極溝渠152內分別形成另一圖案化遮罩172。圖案化遮罩172之材質較佳可為一填洞能力良好的膜層，例如可用旋轉塗佈方 式形成的一光阻材料、一介電抗反射底層(dielectric anti-reflection coating，DARC)、一光吸收氧化層(light absorbing oxide，DUO)、一底部抗反射(bottom anti-reflective coating，BARC)層、一犧牲吸光材料(sacrificial light absorbing material，SLAM)層等，但不限於此。值得注意的是，圖案化遮罩172之表面係如第1圖所示，低於第一閘極溝渠150與第二閘極溝渠152之開口。因此，可暴露出第一閘極溝渠150與第二閘極溝渠152開口處的底部阻障層106。
請參閱第2圖。接下來第一回拉步驟係進行一蝕刻製程，用以同時移除第一閘極溝渠150與第二閘極溝渠152內的部分底部阻障層106與底部阻障層105，以及選擇性移除或不移除部分的高介電常數介電層104。在本實施例中，較佳使用一標準清洗步驟(standard cleaning,SC)移除底部阻障層105與底部阻障層106。例如，使用標準SC1清洗液(氨水(ammonium hydroxide)與過氧化氫(hydrogen peroxide)之水溶液)移除氮化鉭阻障層，標準SC2清洗液(鹽酸(hydrochloric acid)與過氧化氫之水溶液)移除氮化鈦阻障層。因此，在第一回拉步驟之後，係於第一閘極溝渠150內與第二閘極溝渠152內形成一U形底部阻障層107與U形高介電常數介電層104a。值得注意的是，第一閘極溝渠150內以及第二閘極溝渠152內的U形底部阻障層107之最高部分係如第2圖所示，低於第一閘極溝渠150之開口與第二閘極溝渠152之開口。此外，由於移除部分的高介電常數介電層104可能會使用如稀釋氫氟酸(dilute HF,DHF)等溶液，在該過程中可能會傷害到半導體的其他元件，因此在本發明中，高介電常數介電層104也可以選擇不在第一回拉步驟中被移除，換句話說，本發明的第二實施例中(如第2A圖所示)，在第一回拉步驟之後，高介電常數介電層104仍覆蓋於ILD層142上未 被移除，尤其是覆蓋於第一閘極溝渠150之開口與第二閘極溝渠152之開口表面。以下仍以第一實施例為主要實施例進行說明。
請參閱第3~4圖。在移除圖案化遮罩172後，係進行一化學氣相沈積(chemical vapor deposition，CVD)製程、一物理氣相沈積(physical vapor deposition，PVD)製程、或一原子層沉積(atomic layer deposition，ALD)製程，於第一閘極溝渠150與第二閘極溝渠152內形成一第一功函數金屬層160。本實施例中，第一功函數金屬層160可為一具有p型導電型式的p型功函數金屬層，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。或者，第一功函數金屬層160可為一具有n型導電型式之n型功函數金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，第一功函數金屬層160可為一單層結構或一複合層結構。
接著如第5圖所示，而在形成第一功函數金屬層160之後，係於基底100上形成一圖案化遮罩170，例如一圖案化光阻，但不限於此。圖案化遮罩170係用以遮蓋第一半導體元件110，並暴露出第二半導體元件112，尤其暴露出第二閘極溝渠152內之第一功函數金屬層160。接下來隨後利用一合適之蝕刻劑移除第二閘極溝渠152內暴露之第一功函數金屬層160，使得U形底部阻障層107重新暴露於第二閘極溝渠152之內。在蝕刻暴露之第一功函數 金屬層160之後，第一功函數金屬層160係如第6圖所示，僅共形地存留於第一閘極溝渠150以及第一半導體元件110處，而U形底部阻障層107則暴露於第二閘極溝渠152內。
接著請參考第7~8圖，進行一第二回拉步驟。在本較佳實施例中，在移除圖案化遮罩170後，第二回拉步驟首先於第一閘極溝渠150內的第一功函數金屬層160上以及第二閘極溝渠152內的U形底部阻障層107上形成一圖案化遮罩174，例如一圖案化光阻，但不限於此。此外值得注意的是，圖案化遮罩174之表面係如第7圖所示，低於第一閘極溝渠150與第二閘極溝渠152之開口，但高於U形底部阻障層107的最高點。另外，圖案化遮罩174之材質如前所述，較佳可為一填洞能力良好的膜層。
接下來，第二回拉步驟係進行一蝕刻步驟，用以移除第一閘極溝渠150內暴露出來的第一功函數金屬層160。因此，在第二回拉步驟之後，第一閘極溝渠150內形成一U形第一功函數金屬層160a。值得注意的是，U形第一功函數金屬層160a之最高部分係如第8圖所示，低於第一閘極溝渠150之開口，但高於U形底部阻障層107的最高點。換句話說，在第二回拉步驟之後，側壁子124重新暴露於基底100上，或是在另外一實施例中，因為高介電常數介電層104在第一回拉步驟中並沒有被蝕刻，因此在第二回拉步驟之後，高介電常數介電層104重新被曝露出來。
請參閱第9~10圖。移除圖案化遮罩172，隨後進行另一CVD製程或PVD製程，於基底100上形成一第二功函數金屬層162。第二功函數金屬層162可為一具有n型導電型式之n型功函數 金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。或者，第二功函數金屬層162可為一具有p型導電型式的p型功函數金屬層，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。此外，第二功函數金屬層162可為一單層結構或一複合層結構。
接下來，係於第一閘極溝渠150與第二閘極溝渠152內形成一填充金屬層164。此外第二功函數金屬層162與填充金屬層164之間較佳可設置一頂部阻障層163，而頂部阻障層可包含TiN，但不限於此。填充金屬層164係用以填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。
值得注意的是，在本發明中，第一功函數金屬層160的導電型式較佳配合第一半導體元件110的導電型式，以上述實施例為例，第一半導體元件110為一p型半導體元件，第二半導體元件112為一n型半導體元件，則第一功函數金屬層也應具有p型導電型式，此時第二功函數金屬層162則應具有n型導電型式。然而在本發明的另外一實施例中，若第一半導體元件110為一n型半導體元件，第二半導體元件112為一p型半導體元件，則第一功函數金屬層也具有n型導電型式，此時第二功函數金屬層162則應具有p型導電 型式。另外，值得一提的是，當第二功函數金屬層162為p型導電型式的情況下，其材料可能包含TiN，由於該材料可能與頂部阻障層163的材料相同，因此在該實施例中，較佳不另外設置頂部阻障層163。本發明較佳係第一半導體元件110為一p型半導體元件，第二半導體元件112為一n型半導體元件。
最後，如第11圖所示，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層164，甚至是ILD層142上多餘的高介電常數介電層104，而完成一第一金屬閘極與一第二金屬閘極之製作。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。
根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係在形成第一功函數金屬層160前，藉由第一回拉步驟移除第一閘極溝渠150內與第二閘極溝渠152內的部分底部阻障層105與底部阻障層106，而於第一閘極溝渠150與第二閘極溝渠152的開口處暴露出高介電常數介電層104，或是一併移除部分的高介電常數介電層104而暴露出部份第一閘極溝渠150與第二閘極溝渠152的內部側壁。因此，第一閘極溝渠150與第二閘極溝渠152可獲得一較寬的開口，使後續形成的第一功函數金屬層160得以順利填入第一閘極溝渠150與第二閘極溝渠152內。同理，本較佳實施例係於形成第一功函數金屬層160之後，藉由第二回拉步驟移除第一閘極溝渠150內的部分第一功函數金屬層160，使得第一閘極溝渠150與第二閘極溝渠152可獲得一較寬的開口，改善後續第二 功函數層162、頂部阻障層與填充金屬層164的填充結果，並得以避免填補第一閘極溝渠150與第二閘極溝渠152時發生縫隙(seam)，確保第一半導體元件110與第二半導體元件112的可靠度。
根據本較佳實施例所提供之具有金屬閘極之半導體元件，可參考上述第1~11圖，至少包含有以下元件：一基底100，基底100表面形成有一第一半導體元件110與一第二半導體元件112，且第一半導體元件110與第二半導體元件112內分別形成有一第一閘極溝渠150與一第二閘極溝渠152；一U形底部阻障層107分別設置於第一閘極溝渠150與第二閘極溝渠152內；一第一功函數金屬層160，設置於第一閘極溝渠150內，且第一功函數金屬層160之最高點係低於第一閘極溝渠150之開口；一第二功函數金屬層162，設置於第一閘極溝渠150內之第一功函數金屬層160上，以及第二閘極溝渠152內的U形底部阻障層107上，第二功函數金屬層162之最高點與該第一閘極溝渠150與第二閘極溝渠152之開口切齊。
除此之外，本較佳實施例所提供之具有金屬閘極之半導體元件，更可能包含以下元件：一高介電常數介電層104，位於第一閘極溝渠150與第二閘極溝渠152內，且高介電常數介電層104的高點與第一閘極溝渠150以及第二閘極溝渠152的開口切齊(如第11A圖所示)。或是在另外一實施例中，U形高介電常數介電層104a的高點低於第一閘極溝渠150以及第二閘極溝渠152的開口。此外還有一填充金屬層164，位於第二功函數金屬層162上，並填滿第一閘極溝渠150與第二閘極溝渠152。
在本發明的其中一實施例中，尤其是當第二功函數金屬層162具有n型導電型式時，例如TiAl，較佳包括一頂部阻障層163，位於第二功函數金屬層162上，且頂部阻障層163的高點與第一閘極溝渠150以及第二閘極溝渠152的開口切齊。而當第二功函數金屬層162具有p型導電型式時，例如TiN，該頂部阻障層163則可以被省略，因此在此情況下，填充金屬層164可能與第二功函數金屬層162直接接觸。
綜上所述，本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成該第一功函數金屬層之前對該第一閘極溝渠進行該第一回拉步驟，用以移除該第一閘極溝渠內的部分底部阻障層，使得該第一閘極溝渠享有較寬的開口，而有利於後續第一功函數金屬層的填入。而在形成該第一功函數金屬層之後，更藉由該第二回拉步驟移除該第一閘極溝渠內的部分第一功函數金屬層，使該U形的底部阻障層與U形第一功函數金屬層之最高部分低於閘極溝渠之開口。因此，後續欲填入的第二功函數金屬層與填充金屬層係可順利地填入閘極溝渠內，而可避免空隙的形成，並避免空隙對半導體元件電性的負面影響。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

  1. 一種具有金屬閘極之半導體元件，包含有：一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠與一第二閘極溝渠；一底部阻障層，分別設置於該第一閘極溝渠與該第二閘極溝渠內，且該底部阻障層呈現U形結構；一第一功函數金屬層，設置於該第一閘極溝渠內，且該第一功函數金屬層之最高點係低於該第一閘極溝渠之開口；以及一第二功函數金屬層，分別設置於該第一閘極溝渠內之第一功函數金屬層上，以及該第二閘極溝渠內的該底部阻障層上，該第二功函數金屬層之最高點與該第一閘極溝渠與該第二閘極溝渠之開口切齊。
  2. 如申請專利範圍第1項所述的半導體元件，其中更包含一高介電常數介電層，位於該第一閘極溝渠與該第二閘極溝渠內，且該高介電常數介電層的高點與該第一閘極溝渠與該第二閘極溝渠的開口切齊。
  3. 如申請專利範圍第1項所述的半導體元件，更包含一高介電常數介電層，位於該第一閘極溝渠與該第二閘極溝渠內，且該高介電常數介電層的高點低於該第一閘極溝渠與該第二閘極溝渠的開口。
  4. 如申請專利範圍第1項所述的半導體元件，其中該第一功函數金屬層與該第二功函數金屬層的導電型式互補。
  5. 如申請專利範圍第4項所述的半導體元件，其中該第一功函數金屬層為p型功函數金屬層，該第二功函數金屬層為n型功函數金屬層。
  6. 如申請專利範圍第5項所述的半導體元件，其中更包括一頂部阻障層，位於該第二功函數金屬層上。
  7. 如申請專利範圍第6項所述的半導體元件，其中該頂部阻障層的頂面與該第一閘極溝渠以及該第二閘極溝渠的開口切齊。
  8. 如申請專利範圍第6項所述的半導體元件，其中更包含一填充金屬層，位於頂部阻障層上。
  9. 如申請專利範圍第4項所述的半導體元件，其中該第一功函數金屬層為n型功函數金屬層，該第二功函數金屬層為p型功函數金屬層。
  10. 如申請專利範圍第9項所述的半導體元件，更包含一填充金屬層，分別位於該第二功函數金屬層上，且該填充金屬層直接接觸該第二功函數金屬層。
  11. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠與一第二閘極溝渠；形成一底部阻障層於該第一閘極溝渠與該第二閘極溝渠內；進行一第一回拉步驟，移除部分該底部阻障層，使該底部阻障層 呈現U形結構；形成一第一功函數金屬層於該第一閘極溝渠內；進行一第二回拉步驟，移除部分該第一功函數金屬層，且該第一功函數金屬層之最高點係低於該第一閘極溝渠之開口；以及形成一第二功函數金屬層分別於該第一閘極溝渠內以及該第二閘極溝渠內，其中該第二功函數金屬層之最高點與該第一閘極溝渠與該第二閘極溝渠之開口切齊。
  12. 如申請專利範圍第11項所述的方法，更包括形成一高介電常數介電層，且該第一回拉步驟同時移除部分該底部阻障層以及部分該高介電常數介電層。
  13. 如申請專利範圍第11項所述的方法，更包括形成一高介電常數介電層，且該第一回拉步驟僅移除部分該底部阻障層，而不移除該高介電常數介電層。
  14. 如申請專利範圍第11項所述的方法，其中該第一功函數金屬層與該第二功函數金屬層的導電型式互補。
  15. 如申請專利範圍第14項所述的方法，其中該第一功函數金屬層為p型功函數金屬層，該第二功函數金屬層為n型功函數金屬層。
  16. 如申請專利範圍第15項所述的方法，其中更包括形成一頂部阻障層，位於該第二功函數金屬層上。
  17. 如申請專利範圍第16項所述的方法，其中該頂部阻障層的頂面與該第一閘極溝渠與該第二閘極溝渠的開口切齊。
  18. 如申請專利範圍第16項所述的方法，更包含形成一填充金屬層，位於該頂部阻障層上。
  19. 如申請專利範圍第14項所述的方法，其中該第一功函數金屬層為n型功函數金屬層，該第二功函數金屬層為p型功函數金屬層。
  20. 如申請專利範圍第19項所述的方法，更包含形成一填充金屬層，位於該第二功函數金屬層上，且該填充金屬層直接接觸該第二功函數金屬層。
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