TWI509667B - 金屬閘極之結構及其製作方法 - Google Patents

Description

金屬閘極之結構及其製作方法

本發明係有關於一種金屬閘極結構及其製作方法，特別是指一種採用後閘極(gate last)製程之金屬閘極結構及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(high dielectric constant)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為高介電常數閘極介電層的控制電極。

然而，即使利用高介電常數閘極介電層取代傳統二氧化矽或氮氧化矽介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，仍不足以滿足業界對半導體元件效能以及可靠度的需求。該些需求諸如：維持金氧半導體(metal-oxide-semiconductor，MOS)電晶體間的功函數層的功函數數值、避免閘極漏電流產生、穩定元件臨界電壓值以及降低元件之操作功率等等。

本發明之一目的係在於提供一種金屬閘極之結構及其製作方法，可維持N型金氧半導體電晶體的功函數數值，並避免閘極漏電流之情形發生。

根據本發明之較佳實施例，本發明係提供一種金屬閘極之結構，金屬閘極係設置於一基底上，其包含有一高介電常數介電層，設置於基底上；一阻障層，設置於高介電常數介電層上；一功函數層，設置於阻障層之中；以及一金屬層，設置於功函數層之上。

根據本發明之另一較佳實施例，本發明係提供一種金屬閘極之製作方法，首先提供一基底，於基底上形成有一層間介電層；接著，於層間介電層內形成一閘極溝渠，且閘極溝渠內具有一阻障層；繼以於阻障層上形成一來源層；隨後，驅使來源層之至少一元素進入阻障層；移除來源層；最後，填滿至少一金屬層於閘極溝渠內。

可知，本發明係提供一種金屬閘極之結構及其製作方法，利用驅入的方式，使來源層內的摻質產生擴散，俾使形成一功函數層，並進一步移除來源層，使來源層內的摻質不會在後段製程中進一步擴散進入功函數層或基底內，因此可穩定N型金氧半導體電晶體之臨界電壓。且透過驅入製程，可縮減N型功函數層與高介電常數介電層之距離，因此可提升閘極電容值並進而改善元件之驅動能力。

請參照第1圖至第8圖，第1圖至第8圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。在本實施例中，半導體元件較佳為一CMOS電晶體，且本較佳實施例採用後閘極(gate-last)製程搭配前高介電常數介電層(high-K first)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。基底100上定義有一第一區域與一第二區域，例如一NMOS區域102與一PMOS區域104，且基底100內形成有複數個用來提供電性絕緣兩個電晶體區的淺溝隔離(shallow trench isolation,STI) 106。

接著選擇性形成一由氧化物、氮化物等之介電材料所構成的介質層(interfacial layer) 108在基底100表面，並再依序形成一高介電常數介電層110以及一阻障層112所構成的堆疊薄膜在介質層108上。

其中，高介電常數介電層110可以是一層或多層的結構，其介電常數大致大於20，根據本發明之實施例，高介電常數介電層110可包含一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO₂ )、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide，La₂ O₃ )、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂ O₃ )、氧化鋯(zirconium oxide,ZrO₂ )、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂ Ta₂ O₉ ,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_x Ti_1-x O₃ ,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr_1-x TiO₃ ,BST)等所構成的群組。此外，阻障層112較佳由氮化鈦(TiN)所構成，且阻障層之厚度必須大於20埃，以滿足於後續製程之需求。

然後，如第2圖所示，先依序形成一多晶矽層116以及一硬遮罩118在阻障層112表面，然後利用一圖案化光阻層(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩118、多晶矽層116、阻障層112、高介電常數介電層110及介質層108，並剝除圖案化光阻層，因此可分別形成一第一閘極結構120與一第二閘極結構122於NMOS區域102及PMOS區域104，上述之閘極結構120、122可當做虛置閘極(dummy gate)或取代閘極(replacement gate)結構。

其中，多晶矽層116是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N⁺ 摻質的多晶矽材料所構成或非晶矽材料所構成。硬遮罩118則由二氧化矽(SiO₂ )、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。

然後如第3圖所示，分別在第一閘極結構120與第二閘極結構122側壁形成一第一側壁子124與第二側壁子126，以及在第一側壁子124與第二側壁子126兩側的基底100中分別形成一具相對應導電型之輕摻雜汲極128與源極/汲極130。

接著可選擇性地對PMOS及/或NMOS進行一選擇性磊晶成長製程，例如於PMOS區域104中第二側壁子126兩側的基底100中形成一磊晶層132。在本實施例中，磊晶層132較佳包含鍺化矽，且可以單層或多層的方式形成。另外，於本實施例中，雖然形成源極/汲極130的離子佈植在磊晶層132形成之前進行，但亦可依製程需求而於磊晶層132形成後再進行。

隨後可進行一金屬矽化物製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬等所構成的金屬層(圖未示)於基底100上並覆蓋源極/汲極130與磊晶層132，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與源極/汲極130及磊晶層132反應，以於NMOS區域102及PMOS區域104的基底100及磊晶層132表面分別形成一矽化金屬層134。最後再去除未反應的金屬。

然後形成一遮蓋層136，例如形成具有適當應力的接觸洞蝕刻停止層(contact etch stop layer,CESL)，於基底100表面並分別覆蓋第一閘極結構120與第二閘極結構122，隨後再形成一層間介電層138於基底100表面並覆NMOS區域102蓋及PMOS區域104。接著進行一平坦化製程，例如利用一化學機械研磨製程去除部分層間介電層138、部分遮蓋層136及部分硬遮罩118並停在多晶矽層116上。然後進行一蝕刻製程並掏空NMOS區域102及PMOS區域104的多晶矽層116，以於各區域的層間介電層138中分別形成一閘極溝渠140。

隨後如第4圖所示，依序全面性沈積一蝕刻停止層142以及一P型功函數層144於層間介電層138上並覆蓋各閘極溝渠140的底部及側壁。接著，全面性形成一犧牲層，例如介電層或抗反射層(Anti-Reflection Coating,ARC)146，於P型功函數層144表面並填滿各閘極溝渠140，並接著形成一圖案化光阻層148在PMOS區域104的抗反射層146上。其中，P型功函數層144可包含氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride,TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)或氮化鋁鈦(aluminum titanium nitride,TiAlN)，但不限於此。此外，P型功函數層144也可為一單層結構或一複合層結構。而蝕刻停止層142可包含氮化鉭(tantalum nitride,TaN)等。

之後如第5圖所示，形成一位於PMOS區域104之圖案化光阻層148，藉以保護PMOS區域104。接著，依序去除位於NMOS區域102之閘極溝渠140內的抗反射層146以及P型功函數層144，最後再去除圖案化光阻層148。至此，位於NMOS區域102之閘極溝渠140的底部及側壁具有蝕刻停止層142。

接著，如第6圖所示，全面形成一層來源層151，覆蓋於PMOS區域104的抗反射層146上，並使其填入NMOS區域102之閘極溝渠140內，其中來源層151之組成包含有鋁或稀土元素等摻質。隨後進行一驅入程序，例如，溫度小於攝氏420度之低溫退火(anneal)，使得來源層151內之元素或摻質擴散進入阻障層112內，因而使得部分或全部之阻障層112被轉換成一N型功函數層150。舉例來說，根據本發明之較佳實施例，係選用一鋁基材料(Al-based material)作為一來源層151，再利用攝氏400度之低溫將來源層151之Al元素擴散驅入由氮化鈦(TiN)構成之阻障層112內，俾以形成一具有氮化鋁鈦(TiAlN)組成之層於阻障層112中，其中，此具有氮化鋁鈦(TiAlN)組成之層係作為N型功函數層150。經過上述之驅入程序後，原阻障層112會分為殘留的第二阻障層112a以及新轉成的N型功函數層150，且N型功函數層150位於第二阻障層112a上方。此外，在進行驅入程序前，可選擇性地形成一蓋層(圖未示)於來源層151之表面，避免在驅入程序的過程中，來源層151與外界環境產生反應。

於此處需注意的是，N型功函數層150之厚度必定小於阻障層112之厚度，且摻質不會擴散超過阻障層112之底部。此外，在擴散製程結束後，位於NMOS區域102的蝕刻停止層142內會殘留有部分摻質，但後續的處理程序不會使此摻質發生進一步之擴散。

由於本較佳實施例採用後閘極(gate-last)製程搭配前高介電常數介電層(high-K first)製程。如第7圖所示，第7圖是第6圖之局部放大圖，可清楚得知一呈現一字形之N型功函數層150位於第二阻障層112a上方。在這邊需注意的是，第二阻障層112a之厚度小於20埃，且本發明亦可藉由調整退火的時間等製程參數，使阻障層112完全轉換成N型功函數層150，亦即，N型功函數層150以及高介電常數介電層110之間將不存有第二阻障層112a，使N型功函數層150直接接觸高介電常數介電層110。

之後，如第8圖所示，去除來源層151以及抗反射層146，以暴露出NMOS區域102內之蝕刻停止層142以及PMOS區域104之P型功函數層144。在此需注意的是，來源層151之去除係用以避免Al等之元素或摻質在後續製程中發生進一步地擴散，影響N型功函數層150之功函數數值，造成各元件之臨界電壓數值不同，甚至會造成閘極漏電流之情形發生。

接著，仍如第8圖所示，形成一低阻抗金屬層152覆蓋於層間介電層138上，並填滿閘極溝渠140，其中，低阻抗金屬層152可包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等單一層或複合層之金屬材料，但不以此為限。在此需注意的是，此低阻抗金屬層152可進一步包含一黏著層(圖未示)及/或阻障層以及一主導電層(圖未示)，該黏著層及/或阻障層係位於功函數層144、150以及主導電層之間，其目的在於增進主導電層在溝渠內的附著及填隙能力，亦或用以防止主導電層內之元素產生電擴散或熱擴散現象。例如，當主導電層為鎢(W)時，可選用鈦與氮化鈦(Ti/TiN)或鉭與氮化鉭(Ta/TaN)等當作黏著層，而當主導電層為鋁(Al)或銅(Cu)時，可選用鈦與氮化鈦(Ti/TiN)或鉭與氮化鉭(Ta/TaN)等當作阻障層。

如第9圖所示，進行一或多道平坦化製程。例如利用化學機械研磨製程，移除部分低阻抗金屬層152、部分P型功函數層144及部分蝕刻停止層142，以於NMOS區域102及PMOS區域104分別形成一第一金屬閘極154與第二金屬閘極156。

至此，根據本發明之較佳實施例，已形成一金屬閘極154之結構，其包含有一高介電常數介電層110，設置於基底100上，一阻障層112，設置於高介電常數介電層110上，一一字形之功函數層150，設置於阻障層112上半部；一包含有剖面為U字形之黏著層及/或阻障層(圖未示)之低阻抗金屬層152，設置於功函數層150之上。

需注意的是，上述實施例係透過前高介電常數介電層(high-K first)製程來完成半導體元件的製作。然而，本發明的精神可應用至後高介電常數介電層(high-k last)製程。如第10圖所示，可先在基底100上形成類似如第2圖所示之虛置閘極結構，其中虛置閘極僅包含一介質層108、一多晶矽116層以及一硬遮罩118而不具有高介電常數介電層110及阻障層112。然後依序進行類似第3圖的製程，包括在虛置閘極周圍形成第一側壁子124及第二側壁子126、於第一側壁子124及第二側壁子126兩側的基底100中形成具相對應導電型之輕摻雜汲極128與源極/汲極區域130、形成一接觸洞蝕刻停止層136與層間介電層138於虛置閘極及基底100表面、以平坦化製程去除部分接觸洞蝕刻停止層136與層間介電層138並掏空虛置閘極中的多晶矽層等。接著，類似如第4圖所示，依序形成一高介電常數介電層110、一阻障層112及一蝕刻停止層142於NMOS區域102及PMOS區域104的層間介電層138上。

之後，可依據上述第一實施例，實行接續之程序：形成P型功函數層144於PMOS區域104、填入來源層151於NMOS區域102內，並進行一驅入製程、去除來源層151、形成一低阻抗金屬層152於蝕刻停止層142以及P型功函數層14上，並填滿閘極溝渠140、以及進行另一平坦化製程，以於NMOS區域102及PMOS區域104分別形成一金屬閘極154、156。

需注意的是，依據本發明之另一較佳實施例，在後續的Al等之元素或摻質驅入製程中，位於NMOS區域102內之部分或全部之阻障層112可轉換成為N型功函數層150，，因此阻障層112之厚度必須大於20埃，以避免Al等之元素或摻質擴散穿透阻障層112底部。

綜上所述，本發明係提供一種金屬閘極之結構及其製作方法，透過移除NMOS電晶體內的來源層，使來源層內的Al等之元素或摻質不會在後段製程中進一步擴散進入功函數層或基底內，因此可穩定N型金氧半導體電晶體之臨界電壓，避免NMOS電晶體產生閘極漏電流之現象。且藉由驅入程序，可縮減N型功函數層與高介電常數介電層之距離，因此可提升閘極電容值，進而改善NMOS之驅動能力。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．NMOS區域

104．．．PMOS區域

106．．．淺溝隔離

108．．．介質層

110．．．高介電常數介電層

112．．．阻障層

112a．．．第二阻障層

116．．．多晶矽層

118．．．硬遮罩

120．．．第一閘極結構

122．．．第二閘極結構

124．．．第一側壁子

126．．．第二側壁子

128．．．輕摻雜汲極

130．．．源極/汲極

132．．．磊晶層

134．．．矽化金屬層

136．．．遮蓋層

138．．．層間介電層

140．．．閘極溝渠

142．．．蝕刻停止層

144．．．P型功函數層

146．．．抗反射層

148．．．圖案化光阻層

150．．．功函數層

151．．．來源層

152．．．金屬層

154．．．第一金屬閘極

156．．．第二金屬閘極

第1圖至第8圖為根據本發明較佳實施例之金屬閘極製作方法示意圖。

第9圖為根據本發明較佳實施例之金屬閘極剖面示意圖。

第10圖為根據本發明另一較佳實施例之金屬閘極剖面示意圖。

108．．．介質層

110．．．高介電常數介電層

112．．．阻障層

112a．．．第二阻障層

124．．．第一側壁子

138．．．層間介電層

140．．．閘極溝渠

142．．．蝕刻停止層

150．．．功函數層

151．．．來源層

Claims (22)

1. 一種金屬閘極之製作方法，包含有：提供一基底，該基底上形成有一層間介電層；於該層間介電層內形成一閘極溝渠，且該閘極溝渠內具有一阻障層；於該阻障層上形成一來源層；驅使該來源層之至少一元素進入該阻障層；移除該來源層；以及填滿一金屬層於該閘極溝渠內。
2. 如申請專利範圍第1項所述之製作方法，其中該阻障層包含氮化鈦，且該阻障層之厚度大於20埃。
3. 如申請專利範圍第1項所述之製作方法，其中該來源層包含有鋁或稀土元素。
4. 如申請專利範圍第1項所述之製作方法，其中驅使該來源層之至少一元素進入該阻障層，使部分或全部之該阻障層轉換成一功函數層。
5. 如申請專利範圍第1項所述之製作方法，其中驅使該來源層之至少一元素進入該阻障層的方法包含一溫度小於攝 氏420度的低溫退火。
6. 如申請專利範圍第1項所述之製作方法，其中該閘極溝渠內更包含一高介電常數介電層位於該阻障層與該基底之間，且該阻障層直接接觸該高介電常數介電層。
7. 如申請專利範圍第6項所述之製作方法，其中該高介電常數介電層係選自氧化鉿(HfO₂ )、矽酸鉿氧化合物(HfSiO₄ )、矽酸鉿氮氧化合物(HfSiON)、氧化鋁(Al₂ O₃ )、氧化鑭(La₂ O₃ )、氧化鉭(Ta₂ O₅ )、氧化釔(Y₂ O₃ )、氧化鋯(ZrO₂ )、鈦酸鍶(SrTiO₃ )、矽酸鋯氧化合物(ZrSiO₄ )、鋯酸鉿(HfZrO₄ )、鍶鉍鉭氧化物(SBT)、鋯鈦酸鉛(PZT)與鈦酸鋇鍶(BST)所組成之群組。
8. 如申請專利範圍第6項所述之製作方法，其中該閘極溝渠內更包含至少一介質層(interfacial layer)位於該高介電常數介電層與該基底之間。
9. 如申請專利範圍第1項所述之製作方法，其中在形成該來源層之前，更包含形成一蝕刻停止層於該阻障層表面。
10. 如申請專利範圍第1項所述之製作方法，其中該金屬層包含鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鉬(Mo)、 氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等單一層或複合層之金屬材料。
11. 如申請專利範圍第1項所述之製作方法，其中該金屬層包含一由鎢(W)所構成之主導電層以及一選自鈦(Ti)、鉭(Ta)、氮化鈦(TiN)與氮化鉭(TaN)所組成之群組之黏著層。
12. 一種金屬閘極之製作方法，包含有：提供一基底，其中該基底定義有一第一區域及一第二區域，且該基底表面形成有一層間介電層；於該第一區域及第二區域內之該層間介電層中各形成至少一閘極溝渠，且各該閘極溝渠內分別具有一阻障層；於該第一區域的該閘極溝渠內形成一來源層，位於該阻障層上；驅使該來源層之至少一元素進入該阻障層；移除該來源層；以及填滿一金屬層於各該閘極溝渠內。
13. 如申請專利範圍第12項所述之製作方法，其中該第一區域係為一N型金氧半導體(NMOS)區域。
14. 如申請專利範圍第12項所述之製作方法，其中該阻障層包含氮化鈦。
15. 如申請專利範圍第12項所述之製作方法，其中該來源層包含有鋁或稀土元素。
16. 一種金屬閘極，設置於一基底上，該金屬閘極包含有：一高介電常數介電層，設置於該基底上；一阻障層，設置於該高介電常數介電層上；一功函數層，設置於該阻障層之中；以及一金屬層，設置於該功函數層之上。
17. 如申請專利範圍第16項所述之金屬閘極，其中該高介電常數閘極介電層係選自氧化鉿(HfO₂ )、矽酸鉿氧化合物(HfSiO₄ )、矽酸鉿氮氧化合物(HfSiON)、氧化鋁(Al₂ O₃ )、氧化鑭(La₂ O₃ )、氧化鉭(Ta₂ O₅ )、氧化釔(Y₂ O₃ )、氧化鋯(ZrO₂ )、鈦酸鍶(SrTiO₃ )、矽酸鋯氧化合物(ZrSiO₄ )、鋯酸鉿(HfZrO₄ )、鍶鉍鉭氧化物(SBT)、鋯鈦酸鉛(PZT)與鈦酸鋇鍶(BST)所組成之群組。
18. 如申請專利範圍第16項所述之金屬閘極，其中更包含至少一介質層(interfacial layer)位於該高介電常數介電層與該基底之間。
19. 如申請專利範圍第16項所述之金屬閘極，其中該金屬 層係包含鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鉬(Mo)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等單一層或複合層之金屬材料。
20. 如申請專利範圍第16項所述之金屬閘極，其中該金屬層係包含一由鎢(W)所構成之主導電層，以及一選自鈦(Ti)、鉭(Ta)、氮化鈦(TiN)與氮化鉭(TaN)所組成之群組之黏著層。
21. 如申請專利範圍第16項所述之金屬閘極，其中該阻障層包含氮化鈦。
22. 如申請專利範圍第16項所述之金屬閘極，其中該功函數層包含氮化鋁鈦(TiAlN)。