TWI517387B - 半導體元件及其製作方法 - Google Patents

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Description

半導體元件及其製作方法
本發明是關於一種半導體元件，尤指一種具有金屬閘極之半導體元件及其製作方法。
隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(以下簡稱為high-K)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，以下簡稱為EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。
而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配High-K閘極介電層的控制電極。
然而，即使利用high-K閘極介電層取代傳統二氧化矽或氮氧化矽閘極介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能及確保其可靠度仍為半導體業者所欲解決的問題。
因此本發明是揭露一種具有金屬閘極之半導體元件及其製作方法，以改良現有製程中所遇到的瓶頸。
本發明較佳實施例是揭露一種半導體元件，其包含一基底、一閘極結構設於基底上以及一第一遮蓋層設於閘極結構之側壁表面。其中閘極結構包含一高介電常數介電層，且第一遮蓋層係為一無氧(oxygen-free)遮蓋層。
本發明另一實施例是揭露一種製作半導體元件的方法，其包含有下列步驟。首先提供一基底，然後形成一閘極結構於基底表面，且閘極結構包含一高介電常數介電層。接著形成一第一遮蓋層於閘極結構之側壁，再形成一輕摻雜汲極於閘極兩側之基底中。
請參照第1圖至第6圖，第1圖至第6圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖，且本較佳實施例採用後閘極(gate-first)製程搭配前高介電常數介電層(high-K first)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等，且基底100內形成有複數個用來提供電性絕緣的淺溝隔離(shallow trench isolation,STI) 102。
接著形成一由氧化物、氮化物等之介電材料所構成的閘極絕緣層104在基底100表面，用來當作一介質層(interfacial layer)，並再依序形成一由高介電常數介電層106、一多晶矽層108以及一硬遮罩110所構成的堆疊薄膜在閘極絕緣層104上。其中，多晶矽層108是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N+摻質的多晶矽材料所構成或非晶矽材料所構成。
在本實施例中，高介電常數介電層106可以是一層或多層的結構，其介電常數大致大於20。高介電常數介電層106可以是一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide,La2O3)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta2O3)、氧化鋯(zirconium oxide,ZrO2)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)等所組成的群組。硬遮罩110則由二氧化矽(SiO2)、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。
接著如第2圖所示，形成一圖案化光阻層(圖未示)在硬遮罩110上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩110、多晶矽層108、高介電常數介電層106及閘極絕緣層104，並剝除此圖案化光阻層，以於基底上形成一閘極結構112。
然後覆蓋一由氮化矽所構成的第一遮蓋層114於閘極結構112側壁及基底100表面，並進行一輕摻雜離子佈植，將N型或P型摻質植入閘極結構112兩側的基底100中，以形成一輕摻雜汲極116。
如第3圖所示，依序形成一由氧化矽所構成的第二遮蓋層118及一由氮化矽所構成的第三遮蓋層120於基底100上並覆蓋閘極結構112及第一遮蓋層114。在本實施例中，第二遮蓋層118較佳由氧化矽所構成，且與設於其下的第一遮蓋層114具有不同蝕刻率。
隨後如第4圖所示，先進行一乾蝕刻製程去除部分第三遮蓋層120並停在第二遮蓋層118表面，接著進行另一乾蝕刻製程去除部分第二遮蓋層118及第一遮蓋層114，最後再進行一濕式清洗製程去除上述蝕刻製程所殘留的聚合物，以於閘極結構112側壁形成一由L型第一遮蓋層所構成的第一側壁子122、一L型第二遮蓋層118以及一由剩餘第三遮蓋層120所構成的第二側壁子124。
然而，除了上述步驟，本發明另一實施例又可選擇先進行一乾蝕刻製程去除部分第三遮蓋層120並停在第二遮蓋層118表面，然後進行另一乾蝕刻製程去除部分第二遮蓋層118，最後再以一濕式清洗製程去除部分第一遮蓋層114，以製作上述的L型第一側壁子122、L型第二遮蓋層118及第二側壁子124。
然後可進行一離子佈植，將N型或P型摻質植入上述側壁子兩側的基底中以形成一源極/汲極區域126。在本較佳實施例中，亦可結合選擇性應力系統(selective strain scheme,SSS)等製程，例如利用選擇性磊晶成長(selective epitaxial growth,SEG)方法來製作源極/汲極區域。例如，當源極/汲極區域需為一P型源極/汲極時，可利用包含有鍺化矽(SiGe)之磊晶層形成源極/汲極區域；而當源極/汲極區域需為一N型源極/汲極時，則可利用包含碳化矽(SiC)有之磊晶層形成源極/汲極區域。此外，源極/汲極區域126表面另分別形成有一金屬矽化物(圖未示)。形成上述元件之後，可於基底100上依序形成一接觸洞蝕刻停止層(contact etch stop layer,CESL) 128與一內層介電(inter-layer dielectric,ILD)層130。由於形成上述元件之步驟亦為熟習該項技藝者所知，故於此亦不再贅述。
如第5圖所示，接下來進行一平坦化製程，例如利用一化學機械研磨製程移除部分ILD層130、部分CESL 128與圖案化硬遮罩110，直至暴露出多晶矽層108。隨後更利用一適合之蝕刻製程移除多晶矽層108，而形成一閘極溝渠132。此時高介電常數介電層106可作為一蝕刻停止層，用以保護下方的閘極絕緣層104不受蝕刻製程的之影響。由於上述平坦化製程與蝕刻製程亦為熟習該項技藝者所知者，故於此亦不再贅述。
然後如第6圖所示，於閘極溝渠132內依序形成一功函數金屬層134、一阻障層136以及一用以填滿閘極溝渠132的低阻抗金屬層138。其中，功函數金屬層134可視製程需求包含P型功函數金屬或N型功函數金屬。最後，再藉由一平坦化製程移除多餘的低阻抗金屬層138、阻障層136與功函數金屬層134，完成金屬閘極140與具有金屬閘極140之半導體元件之製作。
請再參照第7圖至第12圖，第7圖至第12圖為本發明另一實施例製作一具有金屬閘極之半導體元件示意圖，且本實施例同樣採用後閘極(gate-first)製程搭配前高介電常數介電層(high-K first)製程。
如第7圖所示，首先提供一基底200，例如一矽基底或一絕緣層上覆矽基底等，且基底200內形成有複數個用來提供電性隔離的淺溝絕緣(shallow trench isolation,STI)202。
接著形成一由氧化物、氮化物等之介電材料所構成的閘極絕緣層204在基底200表面，當作一介質層(interfacial layer)，並再依序形成一由高介電常數介電層206、一多晶矽層208以及一硬遮罩210所構成的堆疊薄膜在閘極絕緣層204上。其中，多晶矽層208是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N+摻質的多晶矽材料所構成或非晶矽材料所構成。
如第8圖所示，形成一圖案化光阻層(圖未示)在硬遮罩210上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩210、多晶矽層208、高介電常數介電層206及閘極絕緣層204，並剝除此圖案化光阻層，以於基底上形成一閘極結構212。
然後覆蓋一由氮化矽所構成的第一遮蓋層(圖未示)於閘極結構212側壁及基底200表面，並進行一回蝕刻製程，去除部分設於基底200表面的第一遮蓋層以於閘極結構212側壁形成一第一側壁子214。接著進行一輕摻雜離子佈植，將N型或P型摻質植入閘極結構212兩側的基底200中，以形成一輕摻雜汲極216。然後形成一由氧化矽所構成的第二遮蓋層218並覆蓋閘極結構212、第一側壁子214及基底200表面。
隨後如第9圖所示，形成一由氮化矽所構成的第三遮蓋層220於基底200上並覆蓋第二遮蓋層218。在本實施例中，由於第二遮蓋層218是由氧化矽所構成，因此與設於其上的第三遮蓋層220較佳具有不同蝕刻率。
如第10圖所示，先進行一乾蝕刻製程去除部分第三遮蓋層220並停在第二遮蓋層218表面，然後再進行一濕蝕刻製程去除部分的第二遮蓋層218，以於閘極結構側壁212形成一第一側壁子214、一L型第二遮蓋層218以及一由氮化矽所構成的第二側壁子222。
然後可進行一離子佈植，將N型或P型摻質植入上述側壁子兩側的基底中以形成一源極/汲極區域226。在本實施例中，亦可結合選擇性應力系統(selective strain scheme,SSS)等製程，例如利用選擇性磊晶成長(selective epitaxial growth,SEG)方法來製作源極/汲極區域。例如，當源極/汲極區域226需為一P型源極/汲極時，可利用包含有鍺化矽(SiGe)之磊晶層形成源極/汲極區域；而當源極/汲極區域226需為一N型源極/汲極時，則可利用包含碳化矽(SiC)有之磊晶層形成源極/汲極區域。此外，源極/汲極區域226表面可分別形成有一金屬矽化物(圖未示)。形成上述元件之後，可於基底200上依序形成一接觸洞蝕刻停止層(contact etch stop layer,CESL)228與一內層介電(inter-layer dielectric,ILD)層230。由於形成上述元件之步驟亦為熟習該項技藝者所知，故於此亦不再贅述。
如第11圖所示，接下來進行一平坦化製程，例如利用一化學機械研磨製程移除部分ILD層230、部分CESL 228與硬遮罩210，直至暴露出多晶矽層208。隨後更利用一適合之蝕刻製程移除多晶矽層208，而形成一閘極溝渠232。此時高介電常數介電層206可作為一蝕刻停止層，用以保護下方的閘極絕緣層204不受蝕刻製程的之影響。由於上述平坦化製程與蝕刻製程亦為熟習該項技藝者所知者，故於此亦不再贅述。
然後如第12圖所示，於閘極溝渠232內依序形成一功函數金屬層234、一阻障層236以及一用以填滿閘極溝渠232的低阻抗金屬層238。其中，功函數金屬層234可視製程需求包含P型功函數金屬或N型功函數金屬。最後，再藉由一平坦化製程移除多餘的低阻抗金屬層238、阻障層236與功函數金屬層234，完成金屬閘極240與具有金屬閘極240之半導體元件的製作。
綜上所述，本發明較佳於製作輕摻雜汲極前先於閘極結構側壁形成一由無氧遮蓋層用來保護閘極結構中的高介電常數介電層。在本發明之實施例中，無氧遮蓋層較佳由氮化矽所構成，且較佳貼附並接觸閘極結構中的硬遮罩、多晶矽層、高介電常數介電層及閘極絕緣層。由於習知製程在製作輕摻雜汲極前於閘極結構的側壁處通常不具有任何用來保護高介電常數介電層的材料層，例如本案所揭露的遮蓋層，使高介電常數介電層容易在後續諸如輕摻雜離子佈植的濕式清洗、氧剝除、形成側壁子等製程中的濕式清洗步驟中被去除。因此藉由上述實施例於製作輕摻雜汲極前先於閘極結構側壁形成一用來保護閘極結構的無氧遮蓋層，本發明可有效改善上述缺點並避免高介電常數介電層於製程中受到損害。
另外需注意的是，上述實施例所揭露製作半導體元件的步驟雖以後閘極(gate-first)製程搭配前高介電常數介電層(high-K first)製程為例，但不侷限於此，本發明又可將上述實施例應用至前閘極(gate-first)製程及後高介電常數介電層(high-K last)製程，此變化型均屬本發明所涵蓋的範圍。其中，前閘極製程之閘極結構較佳包含一閘極絕緣層、一高介電常數介電層設於閘極絕緣層上以及一多晶矽閘極設於高介電常數介電層上，且高介電常數介電層較佳為一一字型高介電常數介電層。而在後高介電常數介電層製程中，閘極結構則包含一閘極絕緣層、一高介電常數介電層設於閘極絕緣層上以及一金屬閘極設於高介電常數介電層上，其中高介電常數介電層則較佳為一U型高介電常數介電層。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．基底
102．．．淺溝隔離
104．．．閘極絕緣層
106．．．高介電常數介電層
108．．．多晶矽層
110．．．硬遮罩
112．．．閘極結構
114．．．第一遮蓋層
116．．．輕摻雜汲極
118．．．第二遮蓋層
120．．．第三遮蓋層
122．．．第一側壁子
124．．．第二側壁子
126．．．源極/汲極區域
128．．．接觸洞蝕刻停止層
130．．．內層介電層
132．．．閘極溝渠
134．．．功函數金屬層
136．．．阻障層
138．．．低阻抗金屬層
140．．．金屬閘極
200．．．基底
202．．．淺溝隔離
204．．．閘極絕緣層
206．．．高介電常數介電層
208．．．多晶矽層
210．．．硬遮罩
212．．．閘極結構
214．．．第一側壁子
216．．．輕摻雜汲極
218．．．第二遮蓋層
220．．．第三遮蓋層
222．．．第二側壁子
226．．．源極/汲極區域
228．．．接觸洞蝕刻停止層
230．．．內層介電層
232．．．閘極溝渠
234．．．功函數金屬層
236．．．阻障層
238‧‧‧低阻抗金屬層
240‧‧‧金屬閘極
第1圖至第6圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。
第7圖至第12圖為本發明另一實施例製作一具有金屬閘極之半導體元件示意圖。
100．．．基底
102．．．淺溝隔離
104．．．閘極絕緣層
106．．．高介電常數介電層
116．．．輕摻雜汲極
118．．．第二遮蓋層
122．．．第一側壁子
124．．．第二側壁子
126．．．源極/汲極區域
128．．．接觸洞蝕刻停止層
130．．．內層介電層
134．．．功函數金屬層
136．．．阻障層
138．．．低阻抗金屬層
140．．．金屬閘極

Claims (17)

  1. 一種半導體元件，包含：一基底；一閘極結構設於該基底上，該閘極結構包含一高介電常數介電層，其中該高介電常數介電層為U型；一第一遮蓋層設於該閘極結構之側壁表面，且該第一遮蓋層係為一無氧(oxygen-free)遮蓋層；以及一第二遮蓋層設於該第一遮蓋層之側壁，該第二遮蓋層之材料不同於該第一遮蓋層之材料，且該第二遮蓋層係為一L型遮蓋層。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一遮蓋層係為一第一側壁子或一L型遮蓋層。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第二遮蓋層之蝕刻率不同於該第一遮蓋層之蝕刻率。
  4. 如申請專利範圍第1項所述之半導體元件，另包含一第二側壁子設於該第二遮蓋層上。
  5. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包含：一閘極絕緣層； 該高介電常數介電層設於該閘極絕緣層上；以及一多晶矽閘極設於該高介電常數介電層上。
  6. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包含：一閘極絕緣層；該高介電常數介電層設於該閘極絕緣層上；以及一金屬閘極設於該高介電常數介電層上。
  7. 一種製作半導體元件的方法，包含：提供一基底；形成一閘極結構於該基底表面，且該閘極結構包含一高介電常數介電層；形成一第一遮蓋層於該閘極結構之側壁；以及形成一輕摻雜汲極於該閘極結構兩側之該基底中；以及形成一第二遮蓋層於該第一遮蓋層上。
  8. 如申請專利範圍第7項所述之方法，其中該第一遮蓋層係為一無氧遮蓋層。
  9. 如申請專利範圍第7項所述之方法，其中形成該第二遮蓋層後另包含：形成一第三遮蓋層於該第二遮蓋層上； 進行一第一蝕刻製程，去除部分該第三遮蓋層以形成一第二側壁子；以及進行一第二蝕刻製程，去除部分該第二遮蓋層及該第一遮蓋層以形成一L型第二遮蓋層及一L型第一側壁子於該閘極結構之側壁。
  10. 如申請專利範圍第9項所述之方法，其中該第一遮蓋層包含氮化矽、該第二遮蓋層包含氧化矽以及該第三遮蓋層包含氮化矽。
  11. 如申請專利範圍第9項所述之方法，其中該第一蝕刻製程及該第二蝕刻製程包含一乾蝕刻製程。
  12. 如申請專利範圍第7項所述之方法，其中形成該第二遮蓋層後另包含：形成一第二遮蓋層於該第一遮蓋層上；形成一第三遮蓋層於該第二遮蓋層上；進行一第一蝕刻製程，去除部分該第三遮蓋層以形成一第二側壁子；進行一第二蝕刻製程，去除部分該第二遮蓋層以形成一L型第二遮蓋層；以及進行一第三蝕刻製程，去除部分該第一遮蓋層以形成一L型第一側壁子。
  13. 如申請專利範圍第12項所述之方法，其中該第一遮蓋層包含氮化矽、該第二遮蓋層包含氧化矽以及該第三遮蓋層包含氮化矽。
  14. 如申請專利範圍第12項所述之方法，其中該第一蝕刻製程及該第二蝕刻製程包含一乾蝕刻製程，且該第三蝕刻製程包含一濕蝕刻製程。
  15. 如申請專利範圍第7項所述之方法，其中形成該第二遮蓋層前另包含：進行一第一蝕刻製程去除部分該第一遮蓋層，使剩餘之該第一遮蓋層形成一第一側壁子於該閘極結構之側壁；形成一第二遮蓋層並覆蓋該閘極結構、該第一側壁子及該基底表面；形成一第三遮蓋層於該第二遮蓋層上；進行一第二蝕刻製程，去除部分該第三遮蓋層以形成一第二側壁子；以及進行一第三蝕刻製程，去除部分該第二遮蓋層以形成一L型第二遮蓋層於該第一側壁子之側壁。
  16. 如申請專利範圍第15項所述之方法，其中該第一遮蓋層包含氮化矽、該第二遮蓋層包含氧化矽以及該第三遮蓋層 包含氮化矽。
  17. 如申請專利範圍第15項所述之方法，其中該第一蝕刻製程包含一回蝕刻製程、該第二蝕刻製程包含一乾蝕刻製程以及該第三蝕刻製程包含一濕蝕刻製程。
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