TWI505333B - 一種製作半導體元件的方法 - Google Patents

一種製作半導體元件的方法 Download PDF

Info

Publication number
TWI505333B
TWI505333B TW100119762A TW100119762A TWI505333B TW I505333 B TWI505333 B TW I505333B TW 100119762 A TW100119762 A TW 100119762A TW 100119762 A TW100119762 A TW 100119762A TW I505333 B TWI505333 B TW I505333B
Authority
TW
Taiwan
Prior art keywords
layer
forming
contact hole
etch stop
gate
Prior art date
Application number
TW100119762A
Other languages
English (en)
Other versions
TW201250799A (en
Inventor
Wen Han Hung
Tsai Fu Chen
Ta Kang Lo
Tzyy Ming Cheng
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW100119762A priority Critical patent/TWI505333B/zh
Publication of TW201250799A publication Critical patent/TW201250799A/zh
Application granted granted Critical
Publication of TWI505333B publication Critical patent/TWI505333B/zh

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

一種製作半導體元件的方法
本發明是關於一種製作半導體元件的方法，尤指一種製作具有金屬閘極之半導體元件的製作方法。
隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(以下簡稱為high-K)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，以下簡稱為EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。
而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配High-K閘極介電層的控制電極。
然而，即使利用high-K閘極介電層取代傳統二氧化矽或氮氧化矽閘極介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能及確保其可靠度仍為半導體業者所欲解決的問題。
因此本發明是揭露一種製作具有金屬閘極之半導體元件的方法，以改良現有製程中所遇到的瓶頸。
本發明較佳實施例是揭露一種製作半導體元件的方法。先提供一基底，然後形成一虛置閘極於該基底表面，並形成一接觸洞蝕刻停止層於虛置閘極及基底表面。接著進行一平坦化製程去除部分接觸洞蝕刻停止層、部分去除該虛置閘極以及對接觸洞蝕刻停止層進行一熱處理製程。
請參照第1圖至第5圖，第1圖至第5圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。在本實施例中，半導體元件較佳為一NMOS電晶體，且本較佳實施例採用後閘極(gate-last)製程搭配前高介電常數介電層(high-K first)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等，且基底100內形成有複數個用來提供電性絕緣的淺溝隔離(shallow trench isolation,STI) 102。
接著形成一由氧化物、氮化物等之介電材料所構成的介質層(interfacial layer)104在基底100表面，並再依序形成一由高介電常數介電層106、一多晶矽層108以及一硬遮罩110所構成的堆疊薄膜在介質層104上。其中，高介電常數介電層106上可設有一阻隔層(圖未示)，多晶矽層108是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N+摻質的多晶矽材料所構成或非晶矽材料所構成。
在本實施例中，高介電常數介電層106可以是一層或多層的結構，其介電常數大致大於20。高介電常數介電層106可以是一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2 O3 )、氧化鑭(lanthanum oxide,La2 O3 )、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta2 O5 )、氧化鋯(zirconium oxide,ZrO2 )、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4 )、鋯酸鉿(hafnium zirconium oxide,HfZrO4 )、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2 Ta2 O9 ,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrx Ti1-x O3 ,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr1-x TiO3 ,BST)等所組成的群組。硬遮罩110則由二氧化矽(SiO2 )、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。
接著如第2圖所示，形成一圖案化光阻層(圖未示)在硬遮罩110上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩110、多晶矽層108、高介電常數介電層106及介質層104，並剝除此圖案化光阻層，以於基底100上形成一虛置閘極112。
然後形成一由氧化矽所構成的第一側壁子114於虛置閘極112側壁，進行一輕摻雜離子佈植並搭配進行一熱處理，將N型摻質植入第一側壁子114兩側的基底100中，以形成一輕摻雜汲極116。由於經過上述熱處理，輕摻雜汲極116較佳擴散至第一側壁子114正下方的基底100中。接著形成一第二側壁子118於第一側壁子114周圍，其中第二側壁子118可為一複合結構，例如由一L型氮化層120與一設於其上的氧化層122所構成。
如第3圖所示，隨後可進行一離子佈植，將N型摻質植入上述第二側壁子118兩側的基底100中並搭配一熱處理以形成一源極/汲極區域126。如同上述輕摻雜汲極116，經由上述熱處理，源極/汲極區域126較佳擴散至第二側壁子118正下方的基底100中。在本較佳實施例中，亦可結合選擇性應力系統(selective strain scheme,SSS)等製程，例如利用選擇性磊晶成長(selective epitaxial growth,SEG)方法來製作源極/汲極區域。例如，可利用包含碳化矽(SiC)之磊晶層形成源極/汲極區域126。此外，源極/汲極區域126表面另分別形成有一矽化金屬層127。形成上述元件之後，可於基底100上依序形成一接觸洞蝕刻停止層(contact etch stop layer,CESL)128與一層間介電(inter-layer dielectric,ILD)層130。在本實施例中，接觸洞蝕刻停止層128的厚度較佳介於50埃至200埃，且較佳為一具有拉伸應力之接觸洞蝕刻停止層。
如第4圖所示，接下來進行一平坦化製程，例如利用一化學機械研磨製程移除部分ILD層130、部分CESL 128與圖案化硬遮罩110，直至暴露出多晶矽層108。隨後更利用一適合之蝕刻製程移除虛置閘極112中的多晶矽層108，而形成一凹槽132。此時高介電常數介電層106可作為一蝕刻停止層，用以保護下方的介質層104不受蝕刻製程的之影響。
接著對接觸洞蝕刻停止層128進行一熱處理製程，利用介於300℃至1000℃的高溫來提升接觸洞蝕刻停止層128對NMOS電晶體通道區域的拉伸應力。在本實施例中，熱處理製程較佳包含一峰值退火(spike anneal)製程、一毫秒退火(millisecond anneal)製程、一紫外線固化(UV curing)製程或其組合。其中，峰值退火製程的溫度較佳介於500℃至750℃，且其製程時間較佳介於1秒至2秒；毫秒退火製程的溫度較佳介於700℃至950℃，且其製程時間較佳介於0.2毫秒至40毫秒；紫外線固化製程的溫度較佳介於300℃至450℃，且其製程時間較佳介於1分鐘至10分鐘。
然後如第5圖所示，於閘極溝渠132內依序形成一N型功函數金屬層134、一阻障層136以及一用以填滿閘極溝渠132的低阻抗導電層138。接著，再藉由一平坦化製程移除多餘的低阻抗金屬層138、阻障層136與功函數金屬層134，以於基底100上形成一金屬閘極140。
隨後可進行一接觸洞製程，例如先利用一圖案化光阻(圖未示)當作遮罩蝕刻部分的層間介電層130與接觸洞蝕刻停止層128，以形成複數個連接源極/汲極區域126的接觸洞(圖未示)。之後再於接觸洞中填入例如鎢等金屬材料以形成接觸插塞。
需注意的是，上述實施例雖是在沈積接觸洞蝕刻停止層之前就於源極/汲極區域上製作出矽化金屬層，但不侷限於此，本發明又可選擇在源極/汲極區域完成後在不形成任何矽化金屬的情況下直接覆蓋前述之接觸洞蝕刻停止層，等後續形成金屬閘極140並蝕刻出上述接觸洞之後再進行矽化金屬製程。例如，如第6-7圖所示，可先於金屬閘極140上沈積一層間介電層144，於層間介電層144中形成複數個接觸洞146，並在接觸洞形成後先填入由鈷、鈦、鎳、鉑、鈀、鉬等所構成的金屬層148於接觸洞中，然後藉由至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層148與磊晶層反應以形成一矽化金屬層150，接著再去除未反應的金屬，以完成本發明另一實施例之矽化金屬層的製作。最後再於接觸洞146中填入例如鎢等金屬材料以形成接觸插塞152。
此外，上述實施例雖以前高介電常數介電層(high-K first)製程為例，但不侷限於此，本發明的精神又可應用至後高介電常數介電層(high-k last)製程。例如，可先在基底上形成如第2圖所示之虛置閘極，其中虛置閘極僅包含一介質層、一多晶矽層以及一硬遮罩。然後依序進行第3圖至第4圖的製程，包括在虛置閘極周圍形成第一側壁子114及第二側壁子118、於第一側壁子114及第二側壁子118兩側的基底100中形成輕摻雜汲極116與源極/汲極區域126、形成一接觸洞蝕刻停止層128於虛置閘極及基底100表面、以平坦化製程去除部分接觸洞蝕刻停止層128、去除虛置閘極以及對接觸洞蝕刻停止層128進行熱處理等步驟。隨後便可進行後高介電常數介電層製程，例如第8圖所示，依序形成一U型高介電常數介電層106、一N型功函數金屬層134、一阻障層136以及一低阻抗導電層138在凹槽內，然後搭配進行一平坦化製程，以於基底100上形成一金屬閘極142，此實施例也屬本發明所涵蓋的範圍。
綜上所述，本發明主要先掏空基底上的虛置閘極，然後對剩餘的接觸洞蝕刻停止層進行一熱處理，例如一峰值退火製程、毫秒退火製程或一紫外線固化製程，藉此提升接觸洞蝕刻停止層對NMOS電晶體在通道區域的拉伸應力。由於習知製程通常是在掏空虛置閘極前就馬上對接觸洞蝕刻停止層進行熱處理，因此後續以平坦化製程去除部分接觸洞蝕刻停止層的時候便會使接觸洞蝕刻停止層處於一種放鬆(relaxed)的狀態，而無法使通道區域獲得滿意的應力。藉由改變熱處理製程的時間點，本發明可大幅提昇電晶體在通道區域所獲得的應力，進而改善元件的整體效能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
102‧‧‧淺溝隔離
104‧‧‧介質層
106‧‧‧高介電常數介電層
108‧‧‧多晶矽層
110‧‧‧硬遮罩
112‧‧‧虛置閘極
114‧‧‧第一側壁子
116‧‧‧輕摻雜汲極
118‧‧‧第二側壁子
120‧‧‧氮化層
122‧‧‧氧化層
126‧‧‧源極/汲極區域
127‧‧‧矽化金屬層
128‧‧‧接觸洞蝕刻停止層
130‧‧‧層間介電層
132‧‧‧凹槽
134‧‧‧功函數金屬層
136‧‧‧阻障層
138‧‧‧低阻抗金屬層
140‧‧‧金屬閘極
142‧‧‧金屬閘極
144‧‧‧層間介電層
146‧‧‧接觸洞
148‧‧‧金屬層
150‧‧‧矽化金屬層
152‧‧‧接觸插塞
第1圖至第7圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。
第8圖為本發明另一實施例製作一具有金屬閘極之半導體元件示意圖。
100‧‧‧基底
102‧‧‧淺溝隔離
104‧‧‧介質層
106‧‧‧高介電常數介電層
114‧‧‧第一側壁子
116‧‧‧輕摻雜汲極
120‧‧‧氮化層
122‧‧‧氧化層
126‧‧‧源極/汲極區域
127‧‧‧矽化金屬層
128‧‧‧接觸洞蝕刻停止層
130‧‧‧層間介電層
134‧‧‧功函數金屬層
136‧‧‧阻障層
138‧‧‧低阻抗金屬層
140‧‧‧金屬閘極

Claims (16)

  1. 一種製作半導體元件的方法，包含：提供一基底；形成一虛置閘極於該基底表面；形成一接觸洞蝕刻停止層於該虛置閘極及該基底表面；進行一平坦化製程，去除部分該接觸洞蝕刻停止層；部分去除該虛置閘極；以及於去除該虛置閘極後對該接觸洞蝕刻停止層進行一熱處理製程。
  2. 如申請專利範圍第1項所述之方法，其中該虛置閘極包含一介質層、一高介電常數介電層以及一多晶矽層。
  3. 如申請專利範圍第1項所述之方法，另包含形成一側壁子於該虛置閘極之側壁。
  4. 如申請專利範圍第3項所述之方法，另包含形成該接觸洞蝕刻停止層於該虛置閘極、該基底及該側壁子表面。
  5. 如申請專利範圍第1項所述之方法，其中該平坦化製程包含一化學機械研磨製程。
  6. 如申請專利範圍第1項所述之方法，另包含： 形成一源極/汲極區域於該虛置閘極兩側之該基底中；覆蓋一層間介電層於該接觸洞蝕刻停止層上；部分去除該虛置閘極，以於該層間介電層中形成一凹槽；對該接觸洞蝕刻停止層進行該熱處理製程；以及形成一閘極於該凹槽中，該閘極包含一高介電常數介電層、一功函數層、一阻障層以及一導電層。
  7. 如申請專利範圍第6項所述之方法，其中該高介電常數介電層包含一U型高介電常數介電層。
  8. 如申請專利範圍第6項所述之方法，其中形成該閘極後另包含：形成複數個接觸洞於該層間介電層中；以及於該等接觸洞中形成一矽化金屬層。
  9. 如申請專利範圍第2項所述之方法，另包含：形成一源極/汲極區域於該虛置閘極兩側之該基底中；覆蓋一層間介電層於該接觸洞蝕刻停止層上；去除該虛置閘極之該多晶矽層，以於該層間介電層中形成一凹槽；對該接觸洞蝕刻停止層進行該熱處理製程；以及填入一功函數層、一阻障層以及一導電層於該凹槽中以形成一閘極。
  10. 如申請專利範圍第9項所述之方法，其中形成該閘極後另包含：形成複數個接觸洞於該層間介電層中；以及於該等接觸洞中形成一矽化金屬層。
  11. 如申請專利範圍第1項所述之方法，其中該熱處理製程包含一峰值退火(spike anneal)製程。
  12. 如申請專利範圍第1項所述之方法，其中該熱處理製程包含一毫秒退火(millisecond anneal)製程。
  13. 如申請專利範圍第1項所述之方法，其中該熱處理製程包含一紫外線固化(UV curing)製程。
  14. 如申請專利範圍第1項所述之方法，其中該接觸洞蝕刻停止層係為一具有拉伸應力(tensile stress)之接觸洞蝕刻停止層。
  15. 如申請專利範圍第1項所述之方法，其中該半導體元件包含一NMOS電晶體。
  16. 如申請專利範圍第1項所述之方法，其中該接觸洞蝕刻 停止層之厚度係介於50埃至200埃。
TW100119762A 2011-06-07 2011-06-07 一種製作半導體元件的方法 TWI505333B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW100119762A TWI505333B (zh) 2011-06-07 2011-06-07 一種製作半導體元件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100119762A TWI505333B (zh) 2011-06-07 2011-06-07 一種製作半導體元件的方法

Publications (2)

Publication Number Publication Date
TW201250799A TW201250799A (en) 2012-12-16
TWI505333B true TWI505333B (zh) 2015-10-21

Family

ID=48139357

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100119762A TWI505333B (zh) 2011-06-07 2011-06-07 一種製作半導體元件的方法

Country Status (1)

Country Link
TW (1) TWI505333B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090179308A1 (en) * 2008-01-14 2009-07-16 Chris Stapelmann Method of Manufacturing a Semiconductor Device
US20100155954A1 (en) * 2008-12-18 2010-06-24 Niloy Mukherjee Methods of forming low interface resistance rare earth metal contacts and structures formed thereby
US20100270627A1 (en) * 2009-04-22 2010-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090179308A1 (en) * 2008-01-14 2009-07-16 Chris Stapelmann Method of Manufacturing a Semiconductor Device
US20100155954A1 (en) * 2008-12-18 2010-06-24 Niloy Mukherjee Methods of forming low interface resistance rare earth metal contacts and structures formed thereby
US20100270627A1 (en) * 2009-04-22 2010-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
(Electron Devices Meeting, 2005. IEDM Technical Digest. IEEE International) *
T. Hirano et al.「High Performance nMOSFET with HfSix/HfO2 Gate Stack by Low Temperature Process」 *

Also Published As

Publication number Publication date
TW201250799A (en) 2012-12-16

Similar Documents

Publication Publication Date Title
US8765561B2 (en) Method for fabricating semiconductor device
US10546922B2 (en) Method for fabricating cap layer on an epitaxial layer
US10505041B2 (en) Semiconductor device having epitaxial layer with planar surface and protrusions
US8723274B2 (en) Semiconductor device and method for fabricating the same
US20240194738A1 (en) Semiconductor device and method for fabricating the same
US20170222026A1 (en) Method of fabricating fin field effect transistor
US11545560B2 (en) Semiconductor device and method for fabricating the same
US8574978B1 (en) Method for forming semiconductor device
TWI814888B (zh) 一種製作半導體元件的方法
US10446667B2 (en) Method for fabricating semiconductor device
TWI686879B (zh) 半導體元件及其製作方法
TWI517379B (zh) 金屬閘極結構及其製作方法
TWI505333B (zh) 一種製作半導體元件的方法
TWI569333B (zh) 一種製作半導體元件的方法
TWI509667B (zh) 金屬閘極之結構及其製作方法
TWI515830B (zh) 一種製作半導體元件的方法
TWI517387B (zh) 半導體元件及其製作方法
TWI517219B (zh) 製作具有金屬閘極之電晶體的方法
TWI517303B (zh) 一種半導體元件及其製作方法
TWI527125B (zh) 具有金屬閘極之半導體元件之製作方法
TWI521642B (zh) 半導體元件及其製作方法
TWI534907B (zh) 半導體製程
TW202420418A (zh) 半導體元件