TWI527125B - 具有金屬閘極之半導體元件之製作方法 - Google Patents

Description

具有金屬閘極之半導體元件之製作方法

本發明係有關於一種具有金屬閘極之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程之具有金屬閘極之半導體元件及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿燧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(high dielectric constant，以下簡稱為high-k)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配high-k閘極介電層的控制電極。

然而，即使利用high-k閘極介電層取代傳統二氧化矽或氮氧化矽介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能，例如能確保N型金氧半導體(n-type metal-oxide-semiconductor，nMOS)電晶體的金屬閘極具有4.1電子伏特(eV)左右的功函數，以及確保p型金氧半導體(p-type metal-oxide-semiconductor，pMOS)電晶體的金屬閘極具有5.1 eV左右的功函數，一直為半導體業者所欲解決的問題。

因此，本發明之一目的係在於提供一種金屬閘極之製作方法，可確保nMOS電晶體或pMOS電晶體之金屬閘極具有所需的功函數。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底上形成有至少一第一半導體元件。接下來於該第一半導體元件內形成一第一閘極溝渠，隨後於該第一閘極溝渠內形成一第一功函數金屬層。待於該第一閘極溝渠內形成該第一功函數金屬層之後，對該第一功函數金屬層進行一分耦式電漿氧化(decoupled plasma oxidation，以下簡稱為DPO)處理。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於半導體元件，尤其是一P型半導體元件之閘極溝渠內形成該第一功函數金屬層之後，進行一DPO處理，藉以調整該第一功函數金屬層之功函數至一目標功函數。此外，由於DPO處理後的第一功函數金屬層已具有目標功函數，因此本發明所提供之具有金屬閘極之半導體元件之製作方法甚至可取代習知的金屬後熱處理(post-metal anneal)，並藉以避免因金屬後熱處理而造成的影響。換句話說，本發明所提供之具有金屬閘極之半導體元件之製作方法不僅可確保半導體元件之金屬閘極皆具有符合要求之功函數，更進一步確保具有金屬閘極之半導體元件的電性表現。

請參閱第1圖至第5圖，第1圖至第5圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI) 102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一半導體元件110係為一p型半導體元件；而第二半導體元件112係為一n型半導體元件。

請參閱第1圖。第一半導體元件110與第二半導體元件112各包含一閘極介電層104、一底部阻障層(bottom barrier layer) 106與一虛置閘極(圖未示)如一多晶矽層。閘極介電層104可為一傳統二氧化矽層或一高介電常數閘極介電層或其組合；而底部阻障層106則包含氮化鈦(titanium nitride，TiN)，但不限於此。此外第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，LDD) 120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。另外，第一源極/汲極130與第二源極/汲極132之表面係分別包含有一金屬矽化物134。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL) 140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等皆為該領域之人士所熟知，故於此皆不再贅述。

請繼續參閱第1圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的CESL 140與ILD層142，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極，隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之虛置閘極，而同時於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠150與一第二閘極溝渠152。值得注意的是，本較佳實施例係可與先閘極介電層(high-k first)製程整合，此時閘極介電層104包含一高介電常數(high dielectric constant，high-k)閘極介電層，其可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層104係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。另外，在high-k閘極介電層104與基底100之間，係可設置於一介面層(interfacial layer)(圖未示)。而在形成第一閘極溝渠150與第二閘極溝渠152後，係可於第一閘極溝渠150與第二閘極溝渠152內的底部阻障層106上形成一蝕刻停止層(etch stop layer) 108，蝕刻停止層108可包含氮化鉭(tantalum nitride，TaN)，但不限於此。

另外值得注意的是，本較佳實施例係可與後閘極介電層(high-k last)製程整合，此時閘極介電層可先為一傳統的二氧化矽層。而在移除多晶矽層形成第一閘極溝渠150與第二閘極溝渠152之後，暴露於第一閘極溝渠150與第二閘極溝渠152底部的閘極介電層可作為一介面層(圖未示)。隨後於基底100上形成一high-k閘極介電層104，其可包含上述材料。並且在形成high-k閘極介電層104後，亦可再於其上形成前述之蝕刻停止層108。

請再次參閱第1圖。在形成蝕刻停止層108後，係進行一化學氣相沈積(chemical vapor deposition，CVD)製程或一物理氣相沈積(physical vapor deposition，PVD)製程，於第一閘極溝渠150與第二閘極溝渠152內形成一第一功函數金屬層160。第一功函數金屬層160可為一具有p型導電型式的p型功函數金屬層，例如包含氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。此外，第一功函數金屬層160可為一單層結構或一複合層結構。

請仍然參閱第1圖。在形成第一功函數金屬層160之後，即進行一DPO處理162，用以調整第一功函數金屬層160之功函數。DPO處理162具有一製程溫度，且該製程溫度小於400℃，較佳為介於室溫與200℃之間。此外DPO處理162更可包含通入氮氣或氬氣之步驟。根據本較佳實施例所提供之DPO處理162，第一功函數金屬層160之功函數係被調整至介於4.9電子伏特(eV)與5.2 eV之間，且較佳為5.1 eV。

值得注意的是，本較佳實施例中雖不限在形成第一功函數金屬層160之後進行一金屬後熱處理(post metal anneal)，利用一高於400℃，甚或需要550℃之高溫調整第一功函數金屬層160之功函數。如此之高溫係不利於第一功函數金屬層160之低熱預算要求，也因此反而對金屬層造成負面的影響。但由於本較佳實施例所提供之DPO處理162以可確保第一功函數金屬層160獲得目標功函數，因此前述之金屬後熱處理係可省卻，並藉以避免金屬後熱處理對第一功函數金屬層160造成的負面影響。

請參閱第2圖。接下來於基底100上形成一圖案化遮罩，例如一圖案化光阻層(圖未示)，但不限於此。圖案化遮罩係用以遮蓋第一半導體元件110，並暴露出第二半導體元件112處之第一功函數金屬層160。隨後利用一合適之蝕刻劑移除未被圖案化遮罩保護的第一功函數金屬層160，使得蝕刻停止層108重新暴露於第二閘極溝渠152之內。在移除第一功函數金屬層160時，蝕刻停止層108係可保護其下方的底部阻障層106與high-k閘極介電層104。另外值得注意的是，為了改善後續金屬膜層的填入結果，在完全去除第二閘極溝渠152內之第一功函數金屬層160時，圖案化遮罩係可為一形成在第一閘極溝渠150內，且表面低於第一閘極溝渠150開口之膜層。因此後續進行移除第一功函數金屬層160時，第一功函數金屬層160僅存留於第一閘極溝渠150內，尤其是第一閘極溝渠150之底部與側壁，使得第一閘極溝渠150側壁之第一功函數金屬層150的高度小於第一閘極溝渠150的深度，進而增加後續金屬膜層的填入能力。

請繼續參閱第2圖。在移除第二閘極溝渠152內的第一功函數金屬層160後，係進行一CVD製程或PVD製程，於基底100上形成一第二功函數金屬層170。第二功函數金屬層170可為一具有n型導電型式之n型功函數金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，第二功函數金屬層170可為一單層結構或一複合層結構。

請參閱第2圖。在形成第二功函數金屬層170之後，係進行一分耦式電漿氮化(decoupled plasma nitridation，以下簡稱為DPN)處理172，用以調整第二功函數金屬層170之功函數。DPN處理172具有一製程溫度，且該製程溫度小於400℃，較佳為介於室溫與200℃之間。此外DPN處理172更可包含通入氮氣或氬氣之步驟。根據本較佳實施例所提供之DPN處理172，第二功函數金屬層170之功函數係被調整至介於3.9 eV與4.2 eV之間，且較佳為4.1 eV。另外值得注意的是，在進行DPN處理172之前，係可於第一半導體元件110處選擇性地形成一遮罩(圖未示)，用以避免DPN處理172影響第一半導體元件110處的第二功函數金屬層170以及第一功函數金屬層160的功函數。

請參閱第3圖。在進行DPN處理172調整第二功函數金屬層170之功函數之後，係進行一熱處理174，以更穩定氮原子與第二功函數金屬層170內金屬材料之鍵結，增加第二功函數金屬層170之穩定性。值得注意的是，本較佳實施例所提供之熱處理174之一製程溫度係低於400℃，因此更符合金屬材料的低熱預算要求。換句話說，本較佳實施例所提供之低溫熱處理可在增加第二功函數金屬層170之穩定性的同時，避免影響到第一功函數金屬層160以及第二功函數金屬層170。

請參閱第4圖。接下來，係於第一閘極溝渠150與第二閘極溝渠152內的第二功函數金屬層170上形成一填充金屬層180。此外第二功函數金屬層170與填充金屬層180之間較佳可設置一頂部阻障層(圖未示)，頂部阻障層可包含TiN，但不限於此。填充金屬層180係用以填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

請參閱第5圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層180、第二功函數金屬層170、第一功函數金屬層160、以及蝕刻停止層108，而完成一第一金屬閘極190與一第二金屬閘極192之製作。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成第一功函數金屬層160與第二功函數金屬層170之後，分別對第一功函數金屬層160與第二功函數金屬層170進行DPO處理162與DPN處理172，藉以調整第一功函數金屬層160與第二功函數金屬層170之功函數至一目標功函數。此外，由於DPO處理162與DPN處理172後的第一功函數金屬層160與第二功函數金屬層170已具有目標功函數，因此本發明所提供之具有金屬閘極之半導體元件之製作方法可取代金屬後熱處理，或者或大幅降低金屬後熱處理所需之製程溫度。換句話說，本發明所提供之具有金屬閘極之半導體元件之製作方法更可避免金屬後熱處理造成的影響，而確保具有金屬閘極之半導體元件應有的電性表現。

請參閱第6圖至第10圖，第6圖至第10圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先注意的是，在第二較佳實施例中，與第一較佳實施例相同之元件的材料選擇係於此不再贅述。如第6圖所示，本較佳實施例首先提供一基底200，基底200上形成有一第一半導體元件210與一第二半導體元件212，而第一半導體元件210與第二半導體元件212之間的基底200內係形成有提供電性隔離的STI 202。在本較佳實施例中，第一半導體元件210係為一p型半導體元件；第二半導體元件212係為一n型半導體元件。

請參閱第6圖。第一半導體元件210與第二半導體元件212各包含一閘極介電層204、一底部阻障層206與一虛置閘極(圖未示)。此外第一半導體元件210與第二半導體元件212分別包含一第一LDD 220與一第二LDD 222、一側壁子224、與一第一源極/汲極230與一第二源極/汲極232。另外，第一源極/汲極230與第二源極/汲極232之表面係分別包含有一金屬矽化物234。而在第一半導體元件210與第二半導體元件212上，係依序形成一CESL 240與一ILD層242。

請繼續參閱第6圖。之後藉由一平坦化製程移除部分的CESL 240與ILD層242，並利用一適合之蝕刻製程移除第一半導體元件210與第二半導體元件212之虛置閘極，而同時於第一半導體元件210與第二半導體元件212內分別形成一第一閘極溝渠250與一第二閘極溝渠252。值得注意的是，本較佳實施例係可與先閘極介電層(high-k first)製程整合，此時閘極介電層204包含一high-k閘極介電層。另外，在high-k閘極介電層204與基底200之間，係可設置於一介面層(圖未示)。本較佳實施例亦可與後閘極介電層製程整合，此時閘極介電層可先為一傳統的二氧化矽層，並作為一介面層(圖未示)，隨後於基底200上形成一high-k閘極介電層204。在形成第一閘極溝渠250與第二閘極溝渠252後，或者在第一閘極溝渠250與第二閘極溝渠252內形成high-k閘極介電層204後，係可於第一閘極溝渠250與第二閘極溝渠252內的底部阻障層206上形成一蝕刻停止層208。

請仍然參閱第6圖。在形成蝕刻停止層208後，係於第一閘極溝渠250與第二閘極溝渠252內形成一第二功函數金屬層270。第二功函數金屬層270可為一具有n型導電型式的n型功函數金屬層。此外，第二功函數金屬層270可為一單層結構或一複合層結構。

如第6圖所示，在形成第二功函數金屬層270之後，即進行一DPN處理272，用以調整第二功函數金屬層270之功函數。DPN處理272之製程溫度等其他參數或步驟係可參閱第一較佳實施例所揭露者。根據本較佳實施例所提供之DPN處理272，第二功函數金屬層270之功函數係被調整至介於3.9 eV與4.2 eV之間，且較佳為4.1 eV。

請參閱第7圖。在進行DPN處理272調整第二功函數金屬層270之功函數之後，係進行一熱處理274，以更穩定氮原子與第二功函數金屬層270內金屬材料之鍵結，增加第二功函數金屬層170之穩定性。值得注意的是，本較佳實施例所提供之熱處理274之一製程溫度係低於400℃，因此更符合金屬材料的低熱預算要求。

請參閱第8圖。接下來於基底200上形成一圖案化遮罩，例如一圖案化光阻層(圖未示)，但不限於此。圖案化遮罩係用以遮蓋第二半導體元件212，並暴露出第一半導體元件210處之第二功函數金屬層270。隨後利用一合適之蝕刻劑移除未被圖案化遮罩保護的第二功函數金屬層270。另外值得注意的是，為了改善後續金屬膜層的填入結果，在完全去除第一閘極溝渠250內之第二功函數金屬層270時，圖案化遮罩係可為一形成在第二閘極溝渠252內，且表面低於第二閘極溝渠252開口之膜層，因此後續進行移除第二功函數金屬層270時，第二功函數金屬層270僅存留於第二閘極溝渠252內，尤其是第二閘極溝渠252之底部與側壁，使得第二閘極溝渠252側壁之第二功函數金屬層270的高度小於第二閘極溝渠252的深度，進而增加後續金屬膜層的填入能力。

請繼續參閱第8圖。在移除第一溝極溝渠250內的第二功函數金屬層270後，係於基底200上形成一第一功函數金屬層260。第一功函數金屬層260可為一具有p型導電型式之p型功函數金屬層。此外，第一功函數金屬層260可為一單層結構或一複合層結構。

如第8圖所示，在形成第一功函數金屬層260之後，係進行一DPO處理262，用以調整第一功函數金屬層260之功函數。DPO處理之製程溫度等其他參數或步驟係可參閱第一較佳實施例所揭露者。根據本較佳實施例所提供之DPO處理262，第一功函數金屬層260之功函數係被調整至介於4.9 eV與5.2 eV之間，且較佳為5.1 eV。另外值得注意的是，在進行DPO處理262之前，係可於第二半導體元件212處選擇性地形成一遮罩(圖未示)，用以避免DPO處理262影響第二半導體元件212處的第一功函數金屬層260以及第二功函數金屬層270的功函數。

值得注意的是，本較佳實施例中雖不限在形成第一功函數金屬層260之後進行一金屬後熱處理，利用一高於400℃，甚或需要550℃之高溫調整第一功函數金屬層160之功函數。如此之高溫係不利於第一功函數金屬層160之低熱預算要求，也因此反而對金屬層造成負面的影響。但由於本較佳實施例所提供之DPO處理262以可確保第一功函數金屬層260獲得目標功函數，因此前述之金屬後熱處理係可省卻，並藉以避免金屬後熱處理對第一功函數金屬層260造成的負面影響。

請參閱第9圖。接下來，係於第一閘極溝渠250與第二閘極溝渠252內的第一功函數金屬層260上形成一填充金屬層280。此外第一功函數金屬層260與填充金屬層280之間較佳可設置一頂部阻障層(圖未示)。填充金屬層280係用以填滿第一閘極溝渠250與第二閘極溝渠252，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物。

請參閱第10圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層280、第一功函數金屬層260、第二功函數金屬層270、以及蝕刻停止層208，而完成一第一金屬閘極290與一第二金屬閘極292之製作。此外，本實施例亦可再選擇性去除ILD層242與CESL 240等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成第二功函數金屬層270與第一功函數金屬層260之後，分別對第二功函數金屬層270與第一功函數金屬層260進行DPN處理272與DPO處理262，藉以調整第二功函數金屬層270與第一功函數金屬層260之功函數至一目標功函數。此外，由於DPO處理262後的第一功函數金屬層260已具有目標功函數，因此本發明所提供之具有金屬閘極之半導體元件之製作方法可取代金屬後熱處理，進而避免因金屬後熱處理對已存在的第二功函數金屬層270造成影響，確保具有金屬閘極之半導體元件應有的電性表現。

綜上所述，根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成n型或p型半導體元件所需之功函數金屬層後，分別對n型功函數金屬層與p型功函數金屬層進行一DPN處理與一DPO處理，藉以調整該等功函數金屬層之功函數至一目標功函數。此外，由於DPN處理與DPO處理後的n型與p型功函數金屬層皆已獲得目標功函數，因此本發明所提供之具有金屬閘極之半導體元件之製作方法甚至可取代習知的金屬後熱處理，並藉以避免因金屬後熱處理而造成的影響。換句話說，本發明所提供之具有金屬閘極之半導體元件之製作方法不僅可確保半導體元件之金屬閘極皆具有符合要求之功函數，更進一步確保具有金屬閘極之半導體元件的電性表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200．．．基底

102、202．．．淺溝絕緣

104、204．．．高介電常數閘極介電層

106、206．．．底部阻障層

108、208．．．蝕刻停止層

110、210．．．第一半導體元件

112、212．．．第二半導體元件

120、220．．．第一輕摻雜汲極

122、222．．．第二輕摻雜汲極

124、224．．．側壁子

130、230．．．第一源極/汲極

132、232．．．第二源極/汲極

134、234．．．金屬矽化物

140、240．．．接觸洞蝕刻停止層

142、242．．．內層介電層

150、250．．．第一閘極溝渠

152、252．．．第二閘極溝渠

160、260．．．第一功函數金屬層

162、262．．．分耦式電漿氧化處理

170、270．．．第二功函數金屬層

172、272．．．分耦式電漿氮化處理

174、274．．．熱處理

180、280．．．填充金屬層

190、290．．．第一金屬閘極

192、292．．．第二金屬閘極

第1圖至第5圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。

第6圖至第10圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

100．．．基底

102．．．淺溝隔離

104．．．高介電常數閘極介電層

106．．．底部阻障層

108．．．蝕刻停止層

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．側壁子

130．．．第一源極/汲極

132．．．第二源極/汲極

134．．．金屬矽化物

140．．．接觸洞蝕刻停止層

142．．．內層介電層

150．．．第一閘極溝渠

152．．．第二閘極溝渠

160．．．第一功函數金屬層

162．．．分耦式電漿氧化處理

Claims (13)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底上形成有至少一第一半導體元件與一第二半導體元件，且該第一半導體元件係為一P型半導體元件，該第二半導體元件係為一N型半導體元件；於該第一半導體元件內形成一第一閘極溝渠，以及於該第二半導體元件內形成一第二閘極溝渠；於該第一閘極溝渠內形成一第一功函數金屬層；於該第二閘極溝渠內形成一第二功函數金屬層；對該第一功函數金屬層進行一分耦式電漿氧化(decoupled plasma oxidation，DPO)處理；以及對該第二功函數金屬層進行一分耦式電漿氮化(decoupled plasma nitridation，DPN)處理。
2. 如申請專利範圍第1項所述之製作方法，其中該分耦式電漿氧化處理具有一製程溫度，且該製程溫度小於400℃。
3. 如申請專利範圍第2項所述之製作方法，其中該製程溫度係介於室溫與200℃之間。
4. 如申請專利範圍第1項所述之製作方法，其中該分耦式電漿氧化處理更包含通入氮氣或氬氣之步驟。
5. 如申請專利範圍第1項所述之製作方法，其中該分耦式電漿氮化處理具有一製程溫度，且該製程溫度小於400℃。
6. 如申請專利範圍第5項所述之製作方法，其中該製程溫度係介於室溫與200℃之間。
7. 如申請專利範圍第1項所述之製作方法，其中該分耦式電漿氧化處理更包含通入氮氣或氬氣之步驟。
8. 如申請專利範圍第1項所述之製作方法，更包含一熱處理，進行於該分耦式電漿氮化處理之後。
9. 如申請專利範圍第8項所述之製作方法，其中該熱處理之一製程溫度係低於400℃。
10. 如申請專利範圍第1項所述之製作方法，其中該第一功函數金屬層係形成於進行該分耦式電漿氮化處理之後。
11. 如申請專利範圍第1項所述之製作方法，其中該第二功函數金屬層係形成於進行該分耦式電漿氧化處理之後。
12. 如申請專利範圍第1項所述之製作方法，其中該第一閘極溝渠與該第二閘極溝渠係同時形成。
13. 如申請專利範圍第1項所述之製作方法，更包含形成一填充金屬層之步驟，且該填充金屬層至少填滿該第一閘極溝渠。