TWI517303B - 一種半導體元件及其製作方法 - Google Patents

Description

一種半導體元件及其製作方法

本發明是關於一種半導體元件及其製作方法，尤指一種金屬閘極(metal-gate)互補式金氧半導體(CMOS)電晶體元件及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(以下簡稱為high-K)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，以下簡稱為EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配High-K閘極介電層的控制電極。

然而，即使利用high-K閘極介電層取代傳統二氧化矽或氮氧化矽閘極介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能及確保其可靠度仍為半導體業者所欲解決的問題。

據此，本發明提供一種雙功函數金屬閘極CMOS元件及製作方法，整合了埋入式SiGe/SiC製程，其能夠簡化雙功函數金屬閘極CMOS製程的複雜度，並進一步降低製造成本。

本發明較佳實施例是揭露一種半導體元件，其包含一基底，該基底上具有一區域；一閘極結構設於該基底上之該區域；以及一墊高磊晶層設於該閘極結構兩側之該基底中，其中該墊高磊晶層之表面與該閘極結構之表面齊平。

本發明另一實施例是揭露一種製作半導體元件的方法。首先提供一基底，該基底上具有一區域，然後形成一閘極結構於該區域上、形成一墊高磊晶層於該閘極結構兩側之該基底中、形成一介電層並覆蓋該閘極結構及該墊高磊晶層以及利用一平坦化製程去除部分該介電層及部分該閘極結構，使該閘極結構表面與該墊高磊晶層之表面齊平。

請參照第1圖至第9圖，第1圖至第9圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。在本實施例中，半導體元件較佳為一CMOS電晶體，且本較佳實施例採用後閘極(gate-last)製程搭配後高介電常數介電層(high-K last)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。基底100上定義有一第一區域與一第二區域，例如一PMOS區域102與一NMOS區域104，且基底100內形成有複數個用來提供電性絕緣兩個電晶體區的淺溝隔離(shallow trench isolation,STI) 106。需注意的是，本實施例雖以後高介電常數介電層製程為例，但不侷限於此，本發明又可採用前高介電常數介電層(high-k first)製程(即high-k是在介質層後形成)。

接著形成一由氧化物、氮化物等之介電材料所構成的介質層(interfacial layer)108在基底100表面，並再依序形成一多晶矽層110以及一硬遮罩112所構成的堆疊薄膜在介質層108上。其中，多晶矽層110是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N+摻質的多晶矽材料所構成或非晶矽材料所構成。硬遮罩112則由二氧化矽(SiO₂)、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。

接著如第2圖所示，形成一圖案化光阻層(圖未示)在硬遮罩112上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩112、多晶矽層110及介質層108，並剝除此圖案化光阻層，以於PMOS區域102及NMOS區域104上分別形成一第一閘極結構114與一第二閘極結構116。

然後分別在第一閘極結構114與第二閘極結構116側壁形成一第一側壁子118與第二側壁子120，以及在第一側壁子118與第二側壁子120兩側的基底100中分別形成一輕摻雜汲極122與源極/汲極124。需注意的是，本實施例形成源極/汲極的離子佈植雖在磊晶層之前進行，但又可依製程需求於磊晶層形成才進行。

隨後如第3圖所示，形成一第一遮蓋層126於基底100表面並覆蓋第一閘極結構114與第二閘極結構116，然後形成一圖案化光阻128並覆蓋NMOS區域104，利用此圖案化光阻128當作遮罩搭配進行一乾蝕刻製程及/或濕蝕刻製程，以去除部分PMOS區域102的第一遮蓋層126並同時在第一閘極結構114兩側的基底100中形成一第一凹槽130。在本實施例中，第一遮蓋層126較佳由氮化矽所構成，且其厚度可介於20至150埃之間且較佳約50埃，第一凹槽130的厚度可介於300至800埃之間且較佳約550埃。

然後如第4圖所示，於去除圖案化光阻128後進行一選擇性磊晶成長製程，以於第一凹槽130中形成一第一墊高磊晶層132。在本實施例中，第一墊高磊晶層132較佳包含鍺化矽，且其高度若以28奈米製程為例較佳介於350埃至400埃；而若以20奈米製程為例較佳低於300埃。磊晶可利用selective epitaxial growth的方式形成，且可以單層或多層的方式形成；成長磊晶層時可現場(in-situly)摻雜，摻雜可以漸變方式進行(例如，最底層無摻質、第一層淡摻質、第二層較濃摻質、第三層濃摻質、...最頂層無摻質或淡摻質)；異質原子(在此例中為鍺原子)的濃度亦可以漸變方式改變，其濃度會視晶格常數及表面特質的考量而作改變，但表面會期望鍺原子濃度較淡或無鍺原子以利後續的矽化物形成。

接著形成一第二遮蓋層134於基底100表面並覆蓋第一墊高磊晶層132、第一閘極結構114以及第二閘極結構116。如同上述第一遮蓋層126，第二遮蓋層134較佳由氮化矽所構成，且其厚度可介於20至150埃之間且較佳約50埃。

隨後先形成一圖案化光阻136並覆蓋PMOS區域102，並利用此圖案化光阻136當作遮罩搭配進行一乾蝕刻製程及/或濕蝕刻製程，去除部分NMOS區域104的第二遮蓋層134並同時在第二閘極結構116兩側的基底100中形成一第二凹槽138。

然後如第5圖所示，去除圖案化光阻136並進行另一選擇性磊晶成長製程，以於第二凹槽138中形成一第二墊高磊晶層140。在本實施例中，第二墊高磊晶層140較佳包含碳化矽，且其高度若以28奈米製程為標準較佳介於350埃至400埃；而若以20奈米製程為標準則較佳低於300埃。然後進行一雷射退火製程，利用高溫活化先前植入基底100中的摻質並消除磊晶成長時所造成的晶格缺陷。另外，PMOS、NMOS的製作順序可對調；又，做完磊晶層後第一、第二遮蓋層可選擇性去除。

如第6圖所示，先形成一層間介電層142於基底100表面並覆蓋PMOS區域102及NMOS區域104。在本實施例中，層間介電層142較佳由氧化矽所構成，且其厚度可介於1500至5000埃之間較佳約3000埃。

然後進行一平坦化製程，例如利用一化學機械研磨製程去除部分層間介電層142、部分PMOS區域102的第二遮蓋層134及部分硬遮罩112並停在多晶矽層110上。然後進行一蝕刻製程並掏空PMOS區域102及NMOS區域104的多晶矽層110，以於各區域分別形成一溝渠144。需注意的是，本實施例雖以同時掏空兩個區域的多晶矽層為例，但又可選擇先掏空其中一個區域的多晶矽層形成溝渠並填入金屬後再去除另一區域的多晶矽層並填入金屬。

隨後如第7圖所示，依序形成一高介電常數介電層146、一功函數金屬層148、一阻障層150以及一低阻抗導電層152並填滿溝渠144。接著再進行一或多道平坦化製程一起或分別對NMOS與PMOS進行平坦化，例如利用化學機械研磨製程移除及部分低阻抗導電層152、阻障層150、功函數金屬層148與高介電常數介電層146、部分層間介電層142及部分第二遮蓋層134，直至第一墊高磊晶層132與第二墊高磊晶層140，以於PMOS區域102及NMOS區域104分別形成一第一金屬閘極154與第二金屬閘極156。由於第一墊高磊晶層132與第二墊高磊晶層140在經由上述研磨製程後已裸露出來，因此第一金屬閘極154與第二金屬閘極156的表面與第一墊高磊晶層132及第二墊高磊晶層140的表面齊平。需注意的是，本發明係提供一種雙功函數金屬閘極CMOS元件及製作方法，其中P型金屬或N型金屬之功函數金屬層148較佳分開製得，此為習知相關技藝者所熟知，在此不多加贅述。另外，上述雖然對於填入溝渠中的材料簡單敘述，但為了因應功函數調整、解決N/P MOS兩者製程整合在一起所生之問題，N/P MOS兩邊的膜層結構可有不同。

在本實施例中，高介電常數介電層146可以是一層或多層的結構，其介電常數大致大於20。高介電常數介電層146可以是一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide,La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr_1-xTiO₃,BST)等所組成的群組。

功函數金屬層148可視電晶體的電性而可包含P型金屬或N型金屬，例如可以是鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)，或者是氮化鈦(TiN)或碳化鉭(TaC)等，但不以上述為限。阻障層150可包含氮化鈦(TiN)，且低阻抗導電層152包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等複合金屬層料，但不以此為限。

然後如第8圖所示，進行一金屬矽化物製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬等所構成的金屬層(圖未示)於第一墊高磊晶層132、第一金屬閘極154、第二墊高磊晶層140及第二金屬閘極156，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與磊晶層反應，以於第一墊高磊晶層132及第二墊高磊晶層140表面形成一矽化金屬層158。最後再去除未反應的金屬，使所完成的矽化金屬層158表面與第一金屬閘極154及第二金屬閘極156的表面齊平。

接著如第9圖所示，可先形成一摻雜氮之碳化介電層(nitrogen doped carbide,NDC)160於矽化金屬層158表面，其可用來防止水氣進入電晶體內部，然後再形成一由氧化矽所構成的介電層162在碳化介電層160表面。隨後進行一內連線製程，例如先以一蝕刻製程去除部分介電層162以形成複數個溝渠(圖未示)，然後填入一由銅所構成的金屬材料來製作出一內連線結構164。至此即完成本發明較佳實施例一半導體元件的製作。

需注意的是，上述實施例雖以製作金屬閘極電晶體為例，但不侷限於此，本發明又可應用至多晶矽閘極電晶體的製程。例如，可在掏空由多晶矽所構成的第一閘極結構與第二閘極結構之前直接以平坦化製程使各多晶矽閘極的表面與兩側磊晶層的表面齊平。之後可直接進行上述金屬矽化物製程，以於多晶矽閘極與兩個電晶體區的磊晶層上形成矽化金屬層，此實施例也屬本發明所涵蓋的範圍。

綜上所述，本發明主要先在基底中的PMOS區域及NMOS區域分別形成一墊高的磊晶層結構，然後於後續以平坦化製程去除部分閘極結構以形成多晶矽閘極或金屬閘極的時候使墊高磊晶層的表面與閘極結構的表面約略齊平，最後在裸露出的墊高磊晶層表面直接形成矽化金屬層。由於所完成的矽化金屬層已與多晶矽閘極或金屬閘極頂部在同一平面，本發明便可省略一般接觸洞製程而直接進行金屬內連線製程，除了可簡化現有製程的複雜度之外又可節省製作成本。另外需注意的是，上述實施例雖以金屬閘極CMOS電晶體的應用為例，但本發明與閘極結構表面齊平的自行對準金屬矽化物製程又可應用至其他半導體產品，例如鰭式場效電晶體(finFET)及三閘極場效電晶體(tri-gate FET)等非平面型電晶體(non-planar FET)的製程，該些實施例均屬本發明所涵蓋的範圍。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．PMOS區域

104．．．NMOS區域

106．．．淺溝隔離

108．．．介質層

110．．．多晶矽層

112．．．硬遮罩

114．．．第一閘極結構

116．．．第二閘極結構

118．．．第一側壁子

120．．．第二側壁子

122．．．輕摻雜汲極

124．．．源極/汲極

126．．．第一遮蓋層

128．．．圖案化光阻

130．．．第一凹槽

132．．．第一墊高磊晶層

134．．．第二遮蓋層

136．．．圖案化光阻

138．．．第二凹槽

140．．．第二墊高磊晶層

142．．．層間介電層

144．．．溝渠

146．．．高介電常數介電層

148．．．功函數金屬層

150．．．阻障層

152．．．低阻抗導電層

154．．．第一金屬閘極

156．．．第二金屬閘極

158．．．矽化金屬層

160．．．碳化介電層

162．．．介電層

164．．．內連線結構

第1圖至第9圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。

100．．．基底

102．．．PMOS區域

104．．．NMOS區域

106．．．淺溝隔離

118．．．第一側壁子

120．．．第二側壁子

132．．．第一墊高磊晶層

134．．．第二遮蓋層

140．．．第二墊高磊晶層

142．．．層間介電層

146．．．高介電常數介電層

148．．．功函數金屬層

150．．．阻障層

152．．．低阻抗導電層

154．．．第一金屬閘極

156．．．第二金屬閘極

158．．．矽化金屬層

160．．．碳化介電層

162．．．介電層

164．．．內連線結構

Claims (14)

1. 一種半導體元件，包含：一基底，該基底上具有一區域以及一表面，該基底中具有一淺溝隔離；一閘極結構設於該基底上之該區域及該表面上；以及一墊高磊晶層設於該閘極結構兩側之該基底中，其中該墊高磊晶層之表面與該閘極結構之表面齊平並突出於該基底之該表面。
2. 如申請專利範圍第1項所述之半導體元件，其中該區域包含一PMOS區域且該墊高磊晶層包含鍺化矽。
3. 如申請專利範圍第1項所述之半導體元件，其中該區域包含一NMOS區域且該墊高磊晶層包含碳化矽。
4. 如申請專利範圍第1項所述之半導體元件，其中該墊高磊晶層包含金屬矽化物。
5. 如申請專利範圍第4項所述之半導體元件，其中該金屬矽化物之表面與該閘極結構之表面齊平。
6. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包含一金屬閘極。
7. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包含一多晶矽閘極。
8. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包含一側壁子。
9. 一種製作半導體元件的方法，包含：提供一基底，該基底上具有一區域以及一表面，該基底中具有一淺溝隔離；形成一閘極結構於該區域上及該表面上；形成一墊高磊晶層於該閘極結構兩側之該基底中；形成一介電層並覆蓋該閘極結構及該墊高磊晶層；以及利用一平坦化製程去除部分該介電層及部分該閘極結構，使該閘極結構表面與該墊高磊晶層之表面齊平。
10. 如申請專利範圍第9項所述之方法，其中該閘極結構包含一多晶矽閘極結構。
11. 如申請專利範圍第9項所述之方法，其中該區域包含一PMOS區域且該墊高磊晶層包含鍺化矽。
12. 如申請專利範圍第9項所述之方法，其中該區域包含一 NMOS區域且該墊高磊晶層包含碳化矽。
13. 如申請專利範圍第9項所述之方法，其中形成該閘極結構之後另包含：形成一側壁子於該閘極結構之側壁；形成一源極/汲極於該閘極結構兩側之該基底；形成一遮蓋層於該基底表面並覆蓋該閘極結構；去除部分該遮蓋層，以於該閘極結構兩側形成一凹槽；於該凹槽中形成該墊高磊晶層。
14. 如申請專利範圍第9項所述之方法，其中進行該平坦化製程後另包含形成一矽化金屬層於該墊高磊晶層表面，且該矽化金屬層表面與該墊高磊晶層表面齊平。