TWI508293B - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程之具有金屬閘極之半導體元件及其製作方法。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗以新的閘極材料，例如利用具有功函數(work function)金屬的導體來取代傳統的多晶矽閘極，用以作為匹配高介電常數(high-K)閘極介電層的控制電極。

而金屬閘極結構之製作方法係可概分為前閘極(gate first)製程及後閘極(gate last)製程兩大類。其中前閘極製程會在形成金屬閘極結構後始進行源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，因此使得材料的選擇與調整面對較多的挑戰。為避免上述高熱預算環境並獲得較寬的材料選擇，業界係提出以後閘極製程取代前閘極製程之方法。

然而，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的材料選擇，但對於確保金屬閘極具有應有高度仍面臨複雜製程的整合性要求。

因此，本發明係提供一種可確保金屬閘極具有應有高度之製作方法以及具有金屬閘極之半導體元件。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，且該基底內形成有複數個淺溝絕緣(shallow trench isolation，以下簡稱為STI)，而該基底上則形成有一多晶矽層。圖案化該多晶矽層，以於該基底上形成至少一個虛置閘極(dummy gate)以及至少一對輔助結構，且該等輔助結構分別設置於該虛置閘極之兩側，且分別設置於該STI上。隨後於該基底上形成至少一個半導體元件，且該半導體元件包含該虛置閘極。待形成該半導體元件後，係於該基底上形成一介電層結構，最後移除部分該介電層結構以暴露出該半導體元件之該虛置閘極與該等輔助結構。

根據本發明所提供之申請專利範圍，更提供一種具有金屬閘極之半導體元件，該半導體元件包含有一具有複數個STI之基底、至少一設置於該基底上之金屬閘極、以及至少一對設置於該金屬閘極兩側之輔助結構，且該等輔助結構係設置於該STI上。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成虛置閘極的同時於其兩側分別形成一輔助結構。由於輔助結構的存在，在移除介電層結構以暴露出虛置閘極時，製程上對於虛置閘極邊緣的耗損，尤其是虛置閘極與介電層結構接壤處的耗損，係可轉移至輔助結構的邊緣，尤其是輔助結構與介電層結構接壤處。因此在暴露出虛置閘極後，虛置閘極邊緣的高度係與虛置閘極中央的高度相同，而後續移除虛置閘極形成的閘極溝渠係可獲得一與虛置閘極高度相同的深度。更重要的是，形成於閘極溝渠內的金屬閘極係可獲得一與虛置閘極相同的高度，進而可提供符合期待的電性表現。

請參閱第1圖與第2圖，第1圖與第2圖為一採用後閘極製程之一具有金屬閘極之半導體元件之製作方法的示意圖。如第1圖所示，後閘極製程中，係於一基底100上先形成一藉由一圖案化硬遮罩(圖未示)定義之虛置閘極(dummy gate)或取代閘極(replacement gate) 120，虛置/取代閘極120可包含一高介電常數(high dielectric constant，以下簡稱為high-k)閘極介電層102、一作為底部阻障層的氮化鈦層(圖未示)以及一多晶矽層104。虛置閘極120具有一高度h₁ ，高度h₁ 約略等於多晶矽層104的厚度，且虛置閘極120之高度h₁ 係可作為後續閘極溝渠的深度以及金屬閘極的高度。隨後，在完成一般n型與p型電晶體的其他元件如輕摻雜汲極(lightly-doped drain，LDD) 106、側壁子108、源極/汲極110、金屬矽化物(silicide) 112等以及接觸洞蝕刻停止層(contact etch stop layer，以下簡稱為CESL) 114與內層介電(inter-layer dielectric，以下簡稱為ILD)層116之製作後，將虛置閘極120的多晶矽層104移除。

請繼續參閱第1圖。在移除多晶矽層104時，首先藉由一平坦化製程如化學機械研磨(chemical mechanical polishing，以下簡稱為CMP)研磨製程移除多餘的ILD層116與CESL 114，而暴露出虛置閘極120的圖案化硬遮罩。接下來利用另一CMP製程移除ILD層116、CESL 114與圖案化硬遮罩，而如第1圖所示暴露出多晶矽層104。值得注意的是，在移除ILD層116、CESL 114與圖案化硬遮罩時，理論上應藉由多晶矽層104與周圍包含絕緣材料的ILD層116、CESL114與圖案化硬遮罩蝕刻率不同的特性，而使得CMP製程可停止在多晶矽層104。然而實際上卻常在多晶矽層104邊緣，尤其是與圖案化硬遮罩甚或是側壁子108接壤的邊緣處，發生多晶矽層104以及側壁子108遭移除的現象，使得CMP製程後的多晶矽層104中央與邊緣具有一高度差。如第1圖所示，虛置閘極120中央具有原本高度h₁ ；但虛置閘極120邊緣卻因CMP製程損耗而獲得另一損耗高度h₂ ，且原本高度h₁ 明顯大於耗損高度h₂ 。

請參閱第2圖。接下來係移除虛置閘極120的多晶矽層104，而形成一閘極溝渠130。值得注意的是，為了強調虛置閘極120的原本高度h₁ ，在第2圖中，被移除的虛置閘極120的原本高度h₁ 係以虛線繪示出。由第2圖可知，在移除多晶矽層104形成閘極溝渠130後，閘極溝渠130的深度並非原本虛置閘極120的原本高度h₁ ，而等於因CMP損耗而獲得的損耗高度h₂ 。因此，在後續閘極溝渠130內填入功函數金屬材料與填充金屬材料用以製作金屬閘極結構(圖未示)時，金屬閘極的高度並不等於虛置閘極120的原本高度h₁ ，而是等於耗損高度h₂ 。換句話說，金屬閘極的高度遠低原本預期或應有的高度，而有損於其電性表現。此外，閘極高度的耗損係隨著虛置閘極120密度升高而增加，耗損高度h₂ 與原本高度h₁ 的差異甚至可達將近400埃(angstrom)，嚴重地影響金屬閘極的電性表現。

請參閱第3圖至第9圖，第3圖至第9圖係為本發明所提供之一種具有金屬閘極之半導體元件之製作方法之一第一較佳實施例的示意圖，其中第9圖係為一上視圖，而第3圖至第8圖係為第9圖中沿A-A’切線獲得之剖面圖。如第3圖所示，本較佳實施例首先提供一基底200，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底200內包含複數個STI 202，用以提供不同元件間的電性隔離，並定義出複數個主動區域202a(示於第9圖)；基底200上則依序形成有一閘極介電層204與一多晶矽層206。值得注意的是，本發明可與先閘極介電層(high-k first)製程或與後閘極介電層(high-l last)製程整合：當本較佳實施例與先閘極介電層製程整合時，閘極介電層204包含一高介電常數(high dielectric constant，high-k)閘極介電層，其可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層204係可選自氧化鉿(hafnium oxide，HfO₂ )、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄ )、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂ O₃ )、氧化鑭(lanthanum oxide，La₂ O₃ )、氧化鉭(tantalum oxide，Ta₂ O₅ )、氧化釔(yttrium oxide，Y₂ O₃ )、氧化鋯(zirconium oxide，ZrO₂ )、鈦酸鍶(strontium titanate oxide，SrTiO₃ )、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄ )、鋯酸鉿(hafnium zirconium oxide，HfZrO₄ )、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂ Ta₂ O₉ ,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_x Ti_1-x O₃ ,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_x Sr_1-x TiO₃ ,BST)所組成之群組。此外，在high-k閘極介電層204與基底200之間較佳可設置一介面層(interfacial layer)(圖未示)；而在high-k閘極介電層204與多晶矽層206之間較佳可設置一底部阻障層(bottom barrier layer)(圖未示)。底部阻障層可包含氮化鈦(titanium nitride，TiN)，但不限於此。而當本較佳實施例與後閘極介電層整合時，閘極介電層204可先包含一傳統的氧化矽層。

請參閱第3圖與第9圖。接下來，進行一蝕刻製程，利用一圖案化硬遮罩208作為蝕刻遮罩蝕刻多晶矽層206與閘極介電層204，而於基底200上形成至少一跨越多個主動區域202a的虛置閘極210，且虛置閘極210具有一第一高度H₁ 。如第3圖所示，虛置閘極210由下而上包含閘極介電層204與多晶矽層206。值得注意的是，在形成虛置閘極210的同時，本較佳實施例係於虛置閘極210兩側之基底200上形成一對平行於虛置閘極210的輔助結構212，且輔助結構212係如第3圖所示，形成於虛置閘極210兩側之基底200上，且是僅形成於虛置閘極210兩側之STI 202上，不超過STI 202之範圍，故不與主動區域202a相接觸。輔助結構212具有一寬度W(示於第9圖)，且該寬度W係介於0.03微米(micrometer，以下簡稱為μm)與0.1 μm之間。虛置閘極210與輔助結構212之間具有一第一間距D₁ ，且第一間距D₁ 係介於0.1 μm與0.18 μm之間。值得注意的是，第一間距D₁ 係與虛置閘極210之一線寬S有關，本較佳實施例中介於0.1 μm與0.18 μm之間的第一間距D₁ 即是用以輔助線寬S為大於1微米(micrometer，μm)之虛置閘極210。然而，當虛置閘極210之線寬S縮小時，本較佳實施例所提供之第一間距D₁ 亦可隨之縮小，以確保輔助結構212的輔助功能。需注意的是，本較佳實施例中，當虛置閘極210之線寬S大於1μm時，即需於虛置閘極210之兩側形成輔助結構212。另外，在本較佳實施例中，輔助結構212係包含單一條狀(single bar-like)之輔助結構。

請參閱第4圖。在形成虛置閘極210與輔助結構212之後，即開始製作半導體元件如一金屬氧化物半導體(metal oxide semiconductor，MOS)元件所需之元件(element)，首先進行一離子佈植製程，於虛置閘極210兩側之基底200內分別形成輕摻雜汲極(lightly doped drain，LDD)220。接下來，係於基底200上形成一絕緣層或絕緣複合層(圖未示)，並藉由一回蝕刻製程於虛置閘極210之側壁形成一第一側壁子222。更值得注意的是，在進行回蝕刻製程以於虛置閘極210之側壁形成第一側壁子222的同時，本較佳實施例係於輔助結構212之側壁亦形成一第二側壁子224，且第一側壁子222與第二側壁子224係包含相同的膜層。

請參閱第5圖與第9圖。在形成第一側壁子222與第二側壁子224之後，再進行一離子佈植製程，以於虛置閘極210兩側，尤其是側壁子222兩側之基底200內分別形成一源極/汲極226，而在源極/汲極226之表面係分別形成一金屬矽化物228。另外，本較佳實施例亦可結合選擇性應力系統(selective strain scheme，SSS)等製程，例如利用選擇性磊晶成長(selective epitaxial growth，SEG)方法來製作源極/汲極226。SSS製程係於第一側壁子222兩側之基底200內先分別形成一凹槽(圖未示)，並經過適當的濕式凹槽清洗製程後，利用SEG方法於凹槽內分別形成適用於p型半導體元件的包含有鍺化矽(SiGe)之磊晶層，或適用於n型半導體元件的包含有碳化矽(SiC)之磊晶層。至此，係可完成一半導體元件230之製作，且半導體元件230係如第5圖所示，包含虛置閘極210。上述元件之製作步驟以及材料選擇等皆為該領域之人士所熟知，故於此皆不再贅述。另外需得注意的是，為了明顯表現輔助結構212與虛置閘極210之空間關係，第9圖中並未繪示出LDDs 220、第一側壁子222、第二側壁子224、以及金屬矽化物228等元件，然熟習該項技藝之人士應知該等元件並未省略。另外，如第9圖所示，共用同一條虛置閘極210線的半導體元件230係藉由虛置閘極210以及後續形成的金屬閘極串聯，而輔助結構212與各半導體元件230的虛置閘極210彼此平行而電性隔離。換句話說，輔助結構212不與任何半導體元件230之虛置閘極210或後續形成的金屬閘極，以及主動區域202a電性連接。

請參閱第6圖。在完成半導體元件230之製作後，係於基底200上形成一介電層結構240。介電層結構240係為一複合膜層，其至少包含一接觸洞蝕刻停止層(contact etch stop layer，CESL) 242與一內層介電(inter-layer dielectric，ILD)層244，如第6圖所示依序堆疊於基底200上。此外，介電層結構240係填滿半導體元件230與輔助結構212之間的縫隙。

請參閱第7圖。接下來，係依序進行兩道平坦化製程，例如兩道化學機械研磨(chemical mechanical polishing，以下簡稱為CMP)製程。第一CMP製程係用以移除部分的介電層結構240，並停止於圖案化硬遮罩208上。而第二CMP製程則繼續研磨介電層結構240與圖案化硬遮罩208直至暴露出半導體元件230的虛置閘極210(即多晶矽層206)與輔助結構212的多晶矽層206。值得注意的是，由於輔助結構212的存在，在移除介電層結構240以暴露出虛置閘極210時，CMP製程對於虛置閘極210邊緣的耗損，尤其是虛置閘極210與介電層結構240或第一側壁子222接壤處的耗損，係可轉移至輔助結構212的邊緣，尤其是輔助結構212與介電層結構240或第二側壁子224接壤處。因此兩道CMP製程結束後，半導體元件230、半導體元件230之虛置閘極210、與虛置閘極210與輔助結構212之間的介電層結構240係共平面。換句話說，虛置閘極210的第一高度H₁ 並不受到CMP製程的影響而可維持原本第一高度H₁ 。而輔助結構212邊緣，尤其是相對於虛置閘極210另一側之邊緣，以及相對於虛置閘極210另一側側壁上的第二側壁子224則在CMP製程中消耗，因此其表面係低於半導體元件230、半導體元件230之虛置閘極210、與虛置閘極210與輔助結構212之間的介電層結構240。

需注意的是，由於本較佳實施例所提供輔助結構212與虛置閘極210間的第一間距D₁ 係介於0.1 μm與0.18 μm之間，因此輔助結構212可有效地作為虛置閘極210的一緩衝結構，使得CMP製程對虛置閘極210的消耗轉移至輔助結構212，以保全虛置閘極210的第一高度H₁ 。熟習該項技藝之人士應知，基底200上其他部分仍有可能因製程所需而設置額外的輔助結構(圖未示)，用以提高CMP製程的均勻度。但由於該等輔助結構與虛置閘極210之間的間距過大，即大於0.18 μm，因此無法在CMP製程中作為虛置閘極210高度的緩衝結構，即無法有效保持虛置閘極210的第一高度H₁ 。

另外，請參閱第11圖，第11圖係為設置輔助結構的有無對於虛置閘極高度的影響之一比較圖。如第11圖所示，根據本較佳實施例，在虛置閘極210之線寬S大於2 μm的區域，輔助結構212的設置係可有效改善虛置閘極210高度耗損的問題。

請參閱第8圖與第9圖。在兩道CMP製程之後，隨即移除半導體元件230的虛置閘極210，而於半導體元件230內形成一閘極溝渠(圖未示)。此外，輔助結構212亦可於移除虛置閘極210時一同移除，而於基底200上形成輔助結構溝渠(圖未示)。接下來，係於閘極溝渠與輔助結構溝渠內依序形成一功函數金屬層252與一填充金屬層254，並再藉由一CMP製程移除多餘的膜層，而於閘極溝渠與輔助結構溝渠內形成一如第8圖所示之金屬閘極250與輔助結構214。此外，在功函數金屬層252與high-k閘極介電層204之間係可依製程需要形成一蝕刻停止層(etch stop layer)(圖未示)，而在功函數金屬層252與填充金屬層254之間，較佳可形成一頂部阻障層(top barrier layer)(圖未示)。功函數金屬層252係可根據半導體元件230之電性要求而包含滿足n型半導體元件功函數要求之金屬層，即具有介於3.9電子伏特(eV)與4.3 eV之間的功函數。或者，功函數金屬層252可包含滿足p型半導體元件功函數要求之金屬層，即具有介於4.8 eV與5.2 eV之間的功函數。蝕刻停止層可包含氮化鉭(tantalum nitride，TaN)；而頂部阻障層則可包含TiN，但皆不限於此。填充金屬層254則可包含具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

值得注意的是，當本較佳實施例與後閘極介電層製程整合時，閘極介電層204係可包含傳統的氧化矽層，並於形成閘極溝渠後作為一介面層。之後，方於介面層204上依序形成high-k閘極介電層(圖未示)、底部阻障層(圖未示)、蝕刻停止層(圖未示)、功函數金屬層252、頂部阻障層(圖未示)、以及填充金屬層254，完成金屬閘極250之製作。更重要的是，不論本較佳實施例係整合前閘極介電層製程或後閘極介電層製程，金屬閘極250係具有一第二高度H₂ ，由於虛置閘極210的第一高度H₁ (第8圖中係以虛線表示以茲比較)並未在CMP製程中耗損，因此閘極溝渠的深度以及形成於閘極溝渠內的金屬閘極250之第二高度H₂ 係與虛置閘極210的第一高度H₁ 相同。另外，本實施例亦可再選擇性去除ILD層244與CESL 242等，然後重新形成包含CESL與ILD層的介電層結構，以有效提升半導體元件230的電性表現。

請重新參閱第8圖。根據本第一較佳實施例所提供之製作方法，係可獲得一具有金屬閘極250的半導體元件230，各半導體元件230更包含至少一對輔助結構214，分別設置於金屬閘極250兩側之基底200上，且輔助結構214係與金屬閘極250電性隔離。

另外值得注意的是，在填入功函數金屬層252或填充金屬層254時，該等導電材料填入前述之輔助結構溝渠，而形成如第8圖所示的包含導電材料的輔助結構214。但由於輔助結構214係設置於STI 202上，且周圍皆由介電層結構240包圍，因此該等殘留金屬不致影響半導體元件230之電性表現。

接下來請參閱第10圖，第10圖係為本發明所提供之一種具有金屬閘極之半導體元件之製作方法之一第二較佳實施例的上視圖。首先需注意的是，本第二較佳實施例所揭露之步驟係與第一較佳實施例相同，因此相同之元件符號說明係可沿用第一較佳實施例所述者，且相同之步驟係不再贅述。另外，為清楚表現輔助結構212與虛置閘極210的空間關係，第10圖中並未繪示出LDDs 220、第一側壁子222、以及金屬矽化物228等元件，然熟習該項技藝之人士應知該等元件並未省略。

請參閱第10圖。本第二較佳實施例與第一較佳實施例不同之處，在於本較佳實施例所提供之輔助結構係包含複數條狀(multiple bar-like)輔助結構212a。各輔助結構212a具有與第一較佳實施例相同之寬度W，其介於0.03 μm與0.1 μm之間。最靠近虛置閘極210之輔助結構212a與虛置閘極210之間亦具有第一間距D₁ ，其如第一較佳實施例所述，介於0.1 μm與0.18 μm之間。各輔助結構212a之間具有一第二間距D₂ ，而第二間距D₂ 係介於0.12 μm與0.23 μm之間。如前所述，當虛置閘極210之線寬S大於1μm時，本較佳實施例即於虛置閘極210之兩側形成輔助結構212a。另外需注意的是，由於輔助結構212a之製作步驟係如第一較佳實施例所述，與半導體元件230之製作步驟相同，因此在形成半導體元件230的第一側壁子222時，係同時於各輔助結構212a的側壁分別形成一第二側壁子(圖未示)。

根據本第二較佳實施例所提供之複數條狀輔助結構212a，可更提升輔助結構212a在CMP製程中的緩衝功能，確保虛置閘極的第一高度H₁ 不被影響。此外，由於輔助結構212a係為複數條狀結構，因此相鄰之虛置閘極210之間係可僅設置一組輔助結構，即相鄰之虛置閘極210可共用形成於其間的複數條狀輔助結構212a。當然，相鄰之虛置閘極210亦可分別包含複數條狀輔助結構212a。

綜上所述，本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成虛置閘極的同時於其兩側分別形成一輔助結構。由於輔助結構的存在，在移除介電層結構以暴露出虛置閘極時，製程上對於虛置閘極邊緣的耗損，尤其是虛置閘極與介電層結構接壤處的耗損，係可轉移至輔助結構的邊緣，尤其是輔助結構與介電層結構接壤處。亦即輔助結構係作為虛置閘極的一緩衝結構，使得CMP製程對虛置閘極的消耗轉移至輔助結構，以保全虛置閘極的高度。因此，在暴露出虛置閘極後，虛置閘極邊緣的高度係與虛置閘極中央的高度相同，而後續移除虛置閘極形成的閘極溝渠係可獲得一與虛置閘極高度相同的深度。更重要的是，形成於閘極溝渠內的金屬閘極係可獲得一與虛置閘極相同的高度，進而可提供符合期待的電性表現。

另外，由於輔助結構係整合於半導體元件之製程中，因此本發明所提供之具有金屬閘極之半導體元件之製作方法並不另外增加製程成本。並且，由於閘極高度的耗損係隨著虛置閘極密度升高而增加，因此本發明所提供之具有金屬閘極之半導體元件之製作方法更有益於虛置閘極密度大於65%，即半導體元件密度較高之製程要求。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．閘極介電層

104．．．多晶矽層

106．．．輕摻雜汲極

108．．．側壁子

110．．．源極/汲極

112．．．金屬矽化物

114．．．接觸洞蝕刻停止層

116．．．內層介電層

120．．．虛置閘極

130．．．閘極溝渠

h₁ ．．．原本高度

h₂ ．．．損耗高度

200．．．基底

202．．．淺溝隔離

202a．．．主動區域

204．．．閘極介電層

206．．．多晶矽層

208．．．圖案化硬遮罩

210．．．虛置閘極

212．．．輔助結構

212a．．．輔助結構

214．．．輔助結構

220．．．輕摻雜汲極

222．．．第一側壁子

224．．．第二側壁子

226．．．源極/汲極

228．．．金屬矽化物

230．．．半導體元件

240．．．介電層結構

242．．．接觸洞蝕刻停止層

244．．．內層介電層

250．．．金屬閘極

252．．．功函數金屬層

254．．．填充金屬層

W．．．寬度

D₁ ．．．第一間距

D₂ ．．．第二間距

H₁ ．．．第一高度

H₂ ．．．第二高度

S．．．線寬

第1圖與第2圖為一採用後閘極製程之一金屬閘極結構製作方法之示意圖。

第3圖至第9圖係為本發明所提供之一種具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖，其中第9圖係為一上視圖，而第3圖至第8圖係為第9圖中沿A-A’切線獲得之剖面圖。

第10圖為本發明所提供之一種具有金屬閘極之半導體元件之製作方法之一第二較佳實施例的上視圖。

第11圖係為設置輔助結構的有無對於虛置閘極高度的影響之一比較圖。

200‧‧‧基底

210‧‧‧虛置閘極

212‧‧‧輔助結構

226‧‧‧源極/汲極

S‧‧‧線寬

D₁ ‧‧‧第一間距

W‧‧‧寬度

Claims (20)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底內形成有複數個淺溝隔離，該基底上形成有一多晶矽層；圖案化該多晶矽層，以於該基底上形成至少一虛置閘極(dummy gate)以及至少一對輔助結構，該等輔助結構分別設置於該虛置閘極之兩側，且分別設置於該等淺溝隔離上；於該基底上形成至少一個半導體元件，且該半導體元件包含該虛置閘極；於該基底上形成一介電層結構；以及移除部分該介電層結構以暴露出該半導體元件之該虛置閘極與該等輔助結構。
2. 如申請專利範圍第1項所述之製作方法，其中該虛置閘極與該輔助結構之間具有一第一間距，且該第一間距係介於0.1微米與0.18微米(micrometer，μm)之間。
3. 如申請專利範圍第1項所述之製作方法，其中該輔助結構具有一寬度，且該寬度係介於0.03微米與0.1微米之間。
4. 如申請專利範圍第1項所述之製作方法，其中該虛置閘極具有一線寬(line width)，且該線寬大於1微米(micrometer，μm)。
5. 如申請專利範圍第1項所述之製作方法，其中該等輔助結構包含複數條狀(multiple bar-like)輔助結構。
6. 如申請專利範圍第5項所述之製作方法，其中該等輔助結構之間係具有一第二間距，且該第二間距係介於0.12微米與0.23微米之間。
7. 如申請專利範圍第1項所述之製作方法，其中形成該半導體元件之步驟更包含於該虛置閘極之側壁形成一第一側壁子，以及同時於該等輔助結構之側壁分別形成一第二側壁子。
8. 如申請專利範圍第1項所述之製作方法，其中該介電層結構係覆蓋該半導體元件與該等輔助結構，且填滿該半導體元件與該等輔助結構之間之縫隙。
9. 如申請專利範圍第8項所述之製作方法，其中移除部分該介電層結構以暴露出該半導體元件之該虛置閘極與該等輔助結構之後，該半導體元件、該半導體元件之該虛置閘極、與該虛置閘極與該等輔助結構之間的該介電層結構係共平面。
10. 如申請專利範圍第1項所述之製作方法，更包含移除該半導體元件之該虛置閘極，以及形成一金屬閘極之步驟。
11. 如申請專利範圍第10項所述之製作方法，其中該虛置閘極係具有一第一高度，該金屬閘極係具有一第二高度，且該第二高度係實質上等於該第一高度。
12. 一種具有金屬閘極之半導體元件，包含有：一基底，該基底內係形成有複數個淺溝隔離；至少一金屬閘極，設置於該基底上；以及至少一對輔助結構，設置於該金屬閘極之兩側，以及該等淺溝隔離上。
13. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該等輔助結構係與該金屬閘極電性隔離。
14. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該等輔助結構與該金屬閘極之間係具有一第一間距，且該第一間距係介於0.1微米與0.18微米之間。
15. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該等輔助結構具有一寬度，且該寬度係介於0.03微米與0.1微米之間。
16. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該金屬閘極具有一線寬，且該線寬大於1微米。
17. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該等輔助結構包含複數條狀輔助結構。
18. 如申請專利範圍第17項所述之具有金屬閘極之半導體元件，其中該等複數條狀輔助結構之間係具有一第二間距，且該第二間距係介於0.12微米與0.23微米之間。
19. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，更包含：輕摻雜汲極，分別設置於該等金屬閘極兩側之該基底內；一第一側壁子，設置於該等金屬閘極之側壁；以及一源極/汲極，分別設置於該等金屬閘極兩側之該基底內。
20. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該等輔助結構更包含一第二側壁子，設置於該等輔助結構之側壁。