TWI505376B - 一種非平面電晶體的製作方法 - Google Patents

Description

一種非平面電晶體的製作方法

本發明係關於一種非平面電晶體的製作方法，特別是一種具有摻質區之鰭狀結構之非平面電極的製作方法。

近年來，隨著各種消費性電子產品不斷的朝小型化發展，半導體元件設計的尺寸亦不斷縮小，以符合高積集度、高效能和低耗電之潮流以及產品需求。

然而，隨著電子產品的小型化發展，現有的平面電晶體(planar transistor)已經無法滿足產品的需求。因此，目前發展出一種非平面電晶體(non-planar)之鰭狀電晶體(Fin-FET)技術，其係具有立體的閘極通道(channel)結構。鰭狀場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性，且由於鰭狀結構之立體形狀增加了閘極與矽的接觸面積，因此可增加閘極對於通道區域電荷的控制，以降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering,DIBL)效應以及短通道效應(short channel effect)。現有的鰭狀電晶體也持續改良，以朝更小尺寸的方向邁進。

本發明提供了一種製作非平面電晶體的方法，所形成的非平面電晶體會具有鰭狀結構，鰭狀結構中會具有摻質區，可獲得較佳的元件品質。

本發明提供一種非平面電晶體的製作方法。首先提供一基底，基底上包含複數個預定形成的隔離區以及鰭狀區的區域，兩者間隔排列。接著進行一第一蝕刻製程，以於隔離區之基底中形成複數個具有一第一深度的第一溝渠。然後於鰭狀區之基底中形成至少一摻質區。隨即進行一第二蝕刻製程使該第一深度加深至一第二深度，並在鰭狀區中形成複數個鰭狀結構。接著於第一溝渠中形成複數個淺溝渠隔離。最後於鰭狀結構上形成至少一閘極。

由於本發明係直接在隔離區的矽基底中形成底部摻質區，故進行熱退火製程時底部摻質區可以輕易擴散到鰭狀區中，使得鰭狀結構可以具有品質較佳的摻質區，從而避免漏電流的產生。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第9圖，所繪示為本發明一種形成淺溝渠隔離的方法示意圖。如第1圖所示，首先提供一基底300、選擇性的一襯墊層(圖未示)、一遮罩層(圖未示)。利用微影和蝕刻方式，使得襯墊層以及遮罩層形成一圖案化遮罩層304以及一圖案化襯墊層302，以在基底300上定義出複數個隔離區400以及鰭狀區402，隔離區400和鰭狀區402彼此交替排列。隔離區400中後續會形成淺溝渠隔離，鰭狀區402後續則會形成非平面電晶體中的鰭狀結構。接著，圖案化襯墊層302和圖案化遮罩層304會暴露出位於隔離區400中的基底300。於本發明之一實施例中，基底300可以是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底等，但不以上述為限。於本發明較佳實施例中，基底300為矽基底。襯墊層302例如是一二氧化矽層(SiO₂ )，而遮罩層304則包含適合作為硬遮罩的材質，例如氮化矽(silicon nitride,SiN)、氮氧化矽(silicon oxynitride,SiON)、碳化矽(silicon carbide,SiC)或是應用材料公司提供之進階圖案化薄膜(advanced pattern film,APF)、或上述者的任意組合、或上述者與其他材料的任意組合。於本發明之一實施例中，遮罩層304之厚度為400~1200埃(angstrom)，較佳為900埃，而襯墊層302之厚度為40~120埃，較佳為110埃。

如第2圖所示，以圖案化襯墊層302以及圖案化遮罩層304為遮罩進行一第一蝕刻製程306，以在隔離區400中的基底300形成複數個彼此平行之第一溝渠308。於一實施例中，第一溝渠308具有一第一預定深度，其深度約介於200至400埃之間。第一溝渠308之底部會暴露出基底300，較佳者，此暴露處之基底300會包含矽。

如第3圖所示，以圖案化襯墊層302以及圖案化遮罩層304為遮罩進行一垂直植入(vertical implant)製程310，以直接在隔離區400暴露的基底300中形成底部摻質區307。接著如第4圖所示，進行一熱退火製程(annealing process)，使得底部摻質區307中的摻質擴散，尤其是橫向擴散，以在鄰接之各鰭狀區402的基底300中形成複數個摻質區309。由於本發明底部摻質區307係形成在含有矽的基底300中，而矽相較於其他材質(例如二氧化矽)具有較佳的摻質擴散能力，因此進行熱退火製程時，摻質容易從隔離區400擴散至鰭狀區402而形成摻質區309。於本發明較佳實施例中，熱退火製程的溫度大體上介於攝氏500度至攝氏1000度之間。

接著，如第5圖所示，同樣再以圖案化襯墊層302以及圖案化遮罩層304為遮罩進行一第二蝕刻製程312。第二蝕刻製程312會加深原本第一溝渠308之深度，使第一溝渠308具有一第二預定深度。於本發明較佳實施例中，第二預定深度大體上介於1000至2000埃之間，同時，在鰭狀區402的基底300中也會形成複數個鰭狀結構311，可以理解的是，這些鰭狀結構311中會具有摻質區309。

如第6圖所示，在第一溝渠308中形成複數個淺溝渠隔離316。例如可以先在基底300上全面沈積一絕緣層，再以回蝕刻的方式移除隔離區400以外的絕緣層，並將隔離區400中的絕緣層蝕刻至一預定厚度，以至少露出鰭狀結構311之側壁。於本發明另一實施例中，亦可在沈積絕緣層後，先進行一化學機械研磨(chemical mechanical polish,CMP)製程，再進行一蝕刻製程至一預定厚度，以至少露出鰭狀結構311之側壁。

如第7圖所示，在移除了圖案化襯墊層302以及圖案化遮罩層304後，接續在基底300上形成一介電層318以及一導電層320。介電層318可以是例如二氧化矽、氮化矽、氮氧化矽或者是高介電常數介電層或者是上述者的任意組合。高介電常數介電層例如係可選自氧化鉿(hafnium oxide，HfO₂ )、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄ )、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂ O₃ )、氧化鑭(lanthanum oxide，La₂ O₃ )、氧化鉭(tantalum oxide，Ta₂ O₅ )、氧化釔(yttrium oxide，Y₂ O₃ )、氧化鋯(zirconium oxide，ZrO₂ )、鈦酸鍶(strontium titanate oxide，SrTiO₃ )、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄ )、鋯酸鉿(hafnium zirconium oxide，HfZrO₄ )、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂ Ta₂ O₉ ,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_x Ti_1-x O₃ ,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_x Sr_1-x TiO₃ ,BST)所組成之群組。導電層320例如是一多晶矽層、或者是一金屬層、或者是矽層與金屬層的組合、或者是任何適合用來作為閘極的材料如矽鍺材料等。介電層318可利用一化學氣相沈積或熱氧化來製備，且較佳者介電層318及導電層320會填入在每個第一溝渠308中並接觸到基底300之暴露頂面與各側壁，亦即接觸到各鰭狀結構311之頂面與側壁，進而有效增加閘極通道寬度。

最後如第8圖與第9圖所示，圖案化介電層318以及導電層320，以分別形成閘極介電層322以及閘極324。接著在各閘極324兩側的鰭狀結構311中的摻質區309上方形成適當的源極/汲極323，而完成本發明非平面電晶體326之製作。如第8圖與第9圖所示，本發明所形成的非平面電晶體326，由於鰭狀結構311在源極/汲極323的下方還形成有摻質區309，用來做為電性反穿潰(anti-punch through)摻雜，故可有效防止漏電流的產生，以提升元件的品質。

值得注意的是，在形成了如第8圖或第9圖之結構後，後續還可進行其他半導體製程，例如選擇性地形成一輕摻雜源/汲極區(未繪示)於閘極324相對兩側的鰭狀結構311中；選擇性地形成一磊晶層(未繪示)於閘極324相對兩側的鰭狀結構311中；形成一側壁子(未繪示)於閘極324的側壁上；選擇性地形成一金屬矽化物(silicide)(未繪示)於閘極324相對兩側的鰭狀結構311中。值得注意的是，前述的製作方法是以非平面閘極中的鰭狀電晶體(Fin-FET)為示例，但在不影響本發明內容的情況下，本發明亦可適用於其他非平面電晶體的製作。或者，本發明可應用於一般多晶矽閘極製程、前閘極(Gate-First)製程或後閘極(Gate-Last)製程等，故閘極可以包含多晶矽、金屬矽化物或金屬等材質，詳細製程步驟為本領域技術人員所熟知，在此不一一贅述。

請參考第10圖，所繪示為本發明製作非平面電晶體之方法的第二實施例之示意圖。如第10圖所示，在進行第二蝕刻製程312之前，還可選擇性地對圖案化襯墊層302以及圖案化遮罩層304進行一修整步驟(trimming process)，使得圖案化襯墊層302以及圖案化遮罩層304大體上均勻地向內縮小。因此在進行第二蝕刻製程312時，若此寬度縮小之圖案化襯墊層302以及圖案化遮罩層304為遮罩，所形成的鰭狀結構311在側壁以及頂面會具有彎曲之圓角(curved corner)，可以減少非平面電極326的鰭狀結構311在轉角處有不均勻電場的現象。而於本發明另一實施例中，修整步驟亦可在第二蝕刻製程312之後進行。

綜上而言，本發明提供了一種製作非平面電晶體的方法，所形成的非平面電晶體會具有鰭狀結構，鰭狀結構中會具有摻質區，可獲得較佳的元件品質。且由於底部摻質區是直接形成在隔離區的矽基底中，故進行熱退火製程時底部摻質區可以較易擴散到鰭狀區中，使得鰭狀結構可以具有品質較佳的摻質區。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300．．．基底

302．．．圖案化襯墊層

304．．．圖案化遮罩層

306．．．第一蝕刻製程

307．．．底部摻質區

308．．．第一溝渠

309．．．摻質區

310．．．垂直植入製程

311．．．鰭狀結構

312．．．第二蝕刻製程

316．．．淺溝渠隔離

318．．．介電層

320．．．導電層

322．．．閘極介電層

324．．．閘極

400．．．隔離區

402．．．鰭狀區

第1圖至第9圖繪示了本發明製作非平面電晶體之方法的第一實施例之示意圖。

第10圖繪示了本發明製作非平面電晶體之方法的第二實施例之示意圖。

300．．．基底

302．．．圖案化襯墊層

304．．．圖案化遮罩層

307．．．底部摻質區

308．．．第一溝渠

309．．．摻質區

400．．．隔離區

402．．．鰭狀區

Claims (10)

1. 一種非平面電晶體的製作方法，包含：提供一基底，該基底上包含複數個預定形成的隔離區以及鰭狀區的區域，該預定形成的隔離區以及鰭狀區交替排列；進行一第一蝕刻製程，以於該等隔離區之該基底中形成複數個具有一第一深度的第一溝渠；在進行完第一蝕刻製程後，於等該鰭狀區之該基底中形成至少一摻質區；在形成該摻雜區後，進行一第二蝕刻製程使該第一深度加深至一第二深度，並在各該鰭狀區中形成複數個鰭狀結構；於該等第一溝渠中形成複數個淺溝渠隔離；以及於該等鰭狀結構上形成至少一閘極，以及在該等鰭狀結構中分別形成一源極/汲極。
2. 如申請專利範圍第1項所述之非平面電晶體的製作方法，其中形成該等摻質區的步驟包含：進行一垂直植入製程；以及進行一熱退火製程。
3. 如申請專利範圍第2項所述之非平面電晶體的製作方法，其中該垂直植入製程係在該等第一溝渠之底部形成至少一底部摻質區。
4. 如申請專利範圍第2項所述之非平面電晶體的製作方法，其中進行該垂直植入製程時，位於該等隔離區中的該基底會暴露出來。
5. 如申請專利範圍第4項所述之非平面電晶體的製作方法，其中暴露之該基底包含矽。
6. 如申請專利範圍第1項所述之非平面電晶體的製作方法，還包含形成一圖案化遮罩層。
7. 如申請專利範圍第6項所述之非平面電晶體的製作方法，其中該第一蝕刻製程以及該第二蝕刻製程係使用該圖案化遮罩層為遮罩。
8. 如申請專利範圍第6項所述之非平面電晶體的製作方法法，還包含形成一圖案化襯墊層於該基底以及該圖案化遮罩層之間。
9. 如申請專利範圍第6項所述之非平面電晶體的製作方法，還包含對該圖案化遮罩層進行一修整步驟。
10. 如申請專利範圍第1項所述之非平面電晶體的製作方法，其中該等鰭狀結構具有彎曲之圓角(curved corner)。