TWI517392B - 鰭狀場效電晶體結構及其製作方法 - Google Patents

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鰭狀場效電晶體結構及其製作方法
本發明係關於一種鰭狀場效電晶體結構及其製作方法，特別是關於一種鰭狀結構具有L型絕緣層之鰭狀場效電晶體結構及其製作方法。
半導體產業持續研發之重要目標，係在於增加半導體元件的效能，以及減少半導體元件之功率消耗。在增加半導體元件效能此一途徑上，習知技術已開發出利用有利於電洞或電子流動的不同晶面定向來提升元件效能。
舉例來說，建構於(100)矽晶面上的n型通道(n-channel)金氧半導體(metal-oxide-semiconductor，MOS)電晶體元件可獲得較高的載子遷移率；而建構於(110)矽晶面上的p型通道(p-channel) MOS電晶體元件則獲得較高的載子遷移率。因此習知技術在建構平面式(planar)互補式(complementary)金氧半導體電晶體元件(CMOS device)時，曾有利用基底結合技術等方式，將具有不同晶面定向的矽層製作成基底結構，並將n型通道MOS電晶體元件成長於(100)晶面，以及將p型通道MOS電晶體元件成長於(110)晶面，以增進CMOS元件的電性表現。
此外，隨著元件發展進入65奈米技術世代後，使用傳統平面式的MOS電晶體製程實難持續微縮。因此，習知技術係提出以非平面式(non-planar)金氧半導體電晶體元件如鰭狀場效電晶體(Fin Field effect transistor，FinFET)元件取代平面電晶體元件之解決途徑。
然而，以現今技術要控制各非平面式金氧半導體電晶體之通道寬度又要同時提高各電晶體元件的載子遷移率實屬不易。因此，目前仍需要可解決上述問題的多閘極電晶體元件結構及其製作方法。
本發明係提供一種鰭狀場效電晶體結構，包括一基底，至少一第一鰭狀結構，設置於該基底上，一L型絕緣層，設置於該第一鰭狀結構周圍，且至少曝露出部分該第一鰭狀結構之側壁。其中該L型絕緣層之高度小於該第一鰭狀結構之高度，以曝露出部分該第一鰭狀結構之側壁表面，以及一閘極結構，設置於部份該L型絕緣層以及部份該第一鰭狀結構之上。
本發明另提供一種鰭狀場效電晶體結構的製作方法，包括：形成至少一第一鰭狀結構於一基底上，然後形成一L型絕緣層於該第一鰭狀結構側壁，其中該L型絕緣層之高度小於該第一鰭狀結構之高度，以曝露出部分該第一鰭狀結構之側壁表面，再形成一閘極結構於部份該L型絕緣層以及部份該第一鰭狀結構之上，以及形成一源極/汲極於該閘極結構兩側之該第一鰭狀結構中。
在本發明中，係利用一設置於淺溝渠隔離(STI)上的L型絕緣層來調控鰭狀場效電晶體通道寬度。也可於同一基底上製作出複數個具有不同通道寬度的鰭狀場效電晶體。另外本發明對於鰭狀場效電晶體通道長度的應力轉移效果也較佳，對於整體元件效能得到有效的提升。
請參考第1圖至第9圖，第1圖至第9圖繪製形成本發明第一較佳實施例半導體的結構之方法。首先，如第1圖所示，提供一基底100，例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator，SOI)基底等，本發明之一較佳實施例係以塊狀矽基底(bulk silicon substrate)為例，但不以此為限。接著，在基底100上方形成一圖案化之遮罩層112，並可選擇性的在基底100以及圖案化之遮罩層112之間形成一圖案化襯墊層(圖未示)。於本發明之一較佳實施例中，圖案化遮罩層包含各種適合作為硬遮罩的材質，例如氮化矽(silicon nitride,SiN)或是應用材料公司提供之進階圖案化薄膜(advanced pattern film,APF)等，而圖案化襯墊層則可例如是二氧化矽層(SiO2)等。隨後，以圖案化之遮罩層112為遮罩進行一第一蝕刻製程，以於基底100上之至少一鰭狀結構110並於此鰭狀結構110周圍的基底100中形成複數個溝渠102。
接著如第2圖所示，形成一介電層114覆蓋基底100與遮罩層112，並填滿各溝渠102。之後對介電層114施以一平坦化製程，如化學機械研磨(CMP)，並利用遮罩層112當作停止層(stop layer)，使遮罩層112曝露於平坦化之介電層114表面。其中，介電層114可以是一般用以形成淺溝渠隔離(STI)之介電材料，其可由單層或複數層的絕緣材料所構成，此為本技藝人士之通常知識，故不多加贅述。
然後，如第3圖所示，接續再以一蝕刻製程去除部份的介電層114，用以於鰭狀結構110周圍的各溝渠102中分別形成一淺溝渠隔離(STI) 115作為基底100上各鰭狀結構110之間的絕緣物。其中，蝕刻製程並不限於使用乾式蝕刻或濕式蝕刻或上述之組合，乾蝕刻條件可以為CF4+O2與Ar，濕蝕刻條件可以是稀釋氫氟酸等。此外，在適當的條件下，本實施例亦可於形成覆蓋基底100與遮罩層112的介電層114之後，便直接以蝕刻製程去除部份的介電層114而於各第一溝渠102中形成淺溝渠隔離(STI) 115。
接著如第4圖所示，全面性於基底100上形成一絕緣材料層。例如形成一第一應力層116覆蓋各淺溝渠隔離(STI)115、遮罩層112以及部份鰭狀結構110之側面。於本發明之一較佳實施例中，該第一應力層116可為具有適當應力之單層或複數層的材料所構成，例如氮化矽(SiN)、及氧化矽(SiO2)等，用以視後續製作之電晶體元件為P型電晶體或是N型電晶體來提供壓縮應力或是伸張應力其中之一者。此外，本發明又可選擇性進行一快速升溫退火(RTA)製程，用以轉移第一應力層116的應力至鰭狀結構110中。
接續移除部分的第一應力層116，以於鰭狀結構110周圍形成至少一L型絕緣層，藉以調整半導體元件之通道寬度，並可持續提供應力至鰭狀結構110。例如，請參考第5圖，本實施例可先全面性形成一閘極寬度(閘極厚度)調整材120於第一應力層116之上，該閘極寬度調整材120之材質可選用介電材料如二氧化矽、氧化矽或著藉由旋塗方式塗佈之材料如光阻、低抗反射塗層(BARC)等有機物等與第一應力層116不同之材料，且針對相同蝕刻配方需與第一應力層116存在有不同的蝕刻速率而相對具有一蝕刻選擇比，以於後續製程中控制各材料不同的厚度。然後再如第6圖所示，以蝕刻方式去除部分之閘極寬度調整材120，留下一高度a之閘極寬度調整材120，進而曝露出覆蓋於鰭狀結構110上部分的第一應力層116，接著再蝕刻去除被裸露的第一應力層116，而使剩下的第一應力層116於鰭狀結構110周圍形成一L型絕緣層122。
值得注意的是，厚度a可視元件特性來調整蝕刻參數而加以控制，而最終鰭狀結構110被曝露出側壁高度為b，此高度b係由閘極寬度調整材120的厚度a所決定。因此在遮罩層112的寬度，亦即鰭狀結構110的寬度為c固定不變的狀況下，b的長度決定鰭狀場效電晶體的通道寬度，而在三閘極電晶體(即鰭狀結構110的上表面與兩個側表面都會與閘極交疊而作為電流通道)的情況下有效的通道寬度即為2b+c。也就是本發明可藉由調整L型絕緣層122的高度，來達到控制電晶體之通道寬度之功效，而且又可利用L型絕緣層122來提供壓縮應力或是伸張應力以獲得較高的載子遷移率。
如第7圖所示，將剩餘的閘極寬度調整材120與遮罩層112去除後，此時L型絕緣層122係位於鰭狀結構110周圍的淺溝渠隔離(STI) 115之上，尤其是位於鰭狀結構110之兩側的淺溝渠隔離(STI) 115之上，且L型絕緣層122於垂直方向上覆蓋鰭狀結構110側壁的高度為a，而鰭狀結構110被曝露出側壁高度為b。詳細言之，本實施例之L型絕緣層122包含有一水平部以及一垂直部設於水平部之上，覆蓋鰭狀結構110側壁之垂直部的高度為a，小於鰭狀結構110突出於垂直方向上的高度，使鰭狀結構110被曝露出的側壁高度為b。然後再於鰭狀結構110與L型絕緣層122上形成一閘極結構126，並於閘極結構126兩側之鰭狀結構110中形成所需的源極/汲極等摻雜區。其中，閘極結構126材質可依使用者需求選自多晶矽(polysilicon)、金屬矽化物，或者是金屬，如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)、鈦(titanium,Ti)、氮化鈦(titanium nitride,TiN)、鉭(tantalum,Ta)、氮化鉭(Tantalum nitride,TaN)或氧化鋁鈦(titanium aluminum oxide,TiAlO)等。
而且本發明亦可整合於現行之各種閘極結構的製程。以多晶矽閘極與閘極優先(gate first)製程為例，可先於基底100上全面性沉積一介電層130或高介電常數(High-K)介電層或其組合，覆蓋鰭狀結構110與L型絕緣層122，然後於介電層130上全面性沉積一多晶矽或金屬或其組合等導電層，最後再進行微影、蝕刻等製程以形成所需的閘極結構126。此時整體元件的3D立體圖則如第8圖所示。其中，高介電常數介電層可選自氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。此外，本發明又可再對多晶矽閘極實施閘極取代製程(gate replacement processes)以整合於後置閘極(gate last)製程。
最後如第9圖所示，形成一第二應力層128覆蓋L型絕緣層122、鰭狀結構110以及閘極結構126之表面，對鰭狀場效電晶體的通道再次進行應力轉移。藉由另一層應力層，產生第二次的應力轉移，可使得鰭狀場效電晶體的通道再次進行壓縮或拉伸，而進一步強化該場效電晶體的效能。第二應力層128可以是共形層搭配後續的層間介電層，其也可以是非共形層直接取代層間介電層的功能。
值得說明的是，在本發明之另一實施例中，亦可直接使用絕緣層覆矽基底(SOI substrate)代替前述第一較佳實施例中第1圖至第3圖的步驟，而直接在SOI基底上形成至少一鰭狀結構以簡化形成淺溝渠隔離(STI)的製程步驟。例如第10圖所示，至少一鰭狀結構210設置於SOI基底之絕緣層200上，而其餘步驟則與本發明之第一較佳實施例相同：於絕緣層200上再依序形成一L型絕緣層222，一介電層230，一閘極結構226與一第二應力層228等。
在上述本發明較佳實施例中，雖僅針對一組鰭狀結構進行描述，然本發明並不侷限於此。換句話說，本發明也可包含多組鰭狀結構建立於基底上，並且各鰭狀結構之間的L型絕緣層覆蓋高度可為不同，以分別應用於不同高、低壓MOS元件、邏輯、記憶體等半導體元件中。如第11圖所示，基底300上具有鰭狀結構310與一第二鰭狀結構310a。其中，鰭狀結構310周圍具有L型絕緣層322，第二鰭狀結構310a周圍具有一第二L型絕緣層322a，且第二L型絕緣層322a與L型絕緣層322之垂直部份高度不同，應力值也可以不同，後續再依序形成各閘極結構與第二應力層。如此可於同一基底上製作出複數個通道寬度不同的鰭狀場效電晶體。
在本發明的另一個實施例中，亦可不形成STI，而將氮化矽與氧化矽填入各鰭狀結構之間作為鰭狀結構之間的絕緣層，如第12圖所示，一基底400上具有一第一鰭狀結構410與一第二鰭狀結構410a，接著依序於該第一鰭狀結構410與該第二鰭狀結構410a之間填入一氮化矽層412與一氧化矽層414，以作為各鰭狀結構之間的絕緣層，接著對該氮化矽層412與該氧化矽層414進行蝕刻，以調整鰭狀場效電晶體之閘極寬度，後續製程與本發明之第一較佳實施例相同，在此不再贅述。
綜上所述，本發明提供之鰭狀場效電晶體製作方法，係利用一設置於淺溝渠隔離(STI)上的L型絕緣層來調控鰭狀場效電晶體通道寬度。也可於同一基底上製作出複數個具有不同通道寬度的鰭狀場效電晶體。另外由於兩層應力轉移層覆蓋於通道周圍的比率較大，故對於鰭狀場效電晶體通道長度的應力轉移效果也較佳，對於整體元件效能得到有效的提升。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．基底
110．．．鰭狀結構
112．．．遮罩層
114．．．絕緣介電層
115．．．淺溝渠隔離
116．．．第一應力層
120．．．閘極寬度調整材
122．．．L型絕緣層
126．．．閘極結構
128．．．第二應力層
130．．．介電層
200．．．絕緣層
210．．．鰭狀結構
222．．．L型絕緣層
226．．．閘極結構
228．．．第二應力層
230．．．介電層
300．．．基底
310．．．鰭狀結構
310a．．．第二鰭狀結構
322．．．L型絕緣層
322a．．．第二L型絕緣層
400．．．基底
410．．．第一鰭狀結構
410a．．．第二鰭狀結構
412．．．氮化矽層
414．．．氧化矽層
第1圖至第9圖繪製本發明第一較佳實施例的製作流程。
第10圖繪製本發明第二較佳實施例之結構示意圖。
第11圖繪製本發明第三較佳實施例之結構示意圖。
第12圖繪製本發明第四較佳實施例之結構示意圖。
100．．．基底
110．．．鰭狀結構
115．．．淺溝渠隔離
122．．．L型絕緣層
126．．．閘極結構
128．．．第二應力層
130．．．介電層

Claims (19)

  1. 一種鰭狀場效電晶體結構，至少包括：一基底；至少一第一鰭狀結構，設置於該基底上；一淺溝隔離位於該基底上；一L型絕緣層，位於該淺溝隔離上並設置於該第一鰭狀結構周圍，且至少曝露出部分該第一鰭狀結構之側壁其中該L型絕緣層之高度小於該第一鰭狀結構之高度，以曝露出部分該第一鰭狀結構之側壁表面；以及一閘極結構，設置於部份該L型絕緣層以及部份該第一鰭狀結構之上。
  2. 如請求項1所述之鰭狀場效電晶體結構，其中針對一蝕刻配方該第一鰭狀結構與該L型絕緣層有蝕刻選擇比。
  3. 如請求項1所述之鰭狀場效電晶體結構，另包括一應力層覆蓋於該閘極結構、該第一鰭狀結構以及該L型絕緣層之上。
  4. 如請求項1所述之鰭狀場效電晶體結構，其中該L型絕緣層包括複數層結構。
  5. 如請求項1所述之鰭狀場效電晶體結構，其中該L型絕緣 層具有一壓縮應力或一伸張應力。
  6. 如請求項1所述之鰭狀場效電晶體結構，其中該閘極結構包括多晶矽或金屬，以及一高介電常數層設置於該閘極結構與該基底之間。
  7. 如請求項1所述之鰭狀場效電晶體結構，其中該基底包括矽基底或SOI基底。
  8. 如請求項1所述之鰭狀場效電晶體結構，另包括一第二鰭狀結構設置於該基底上，以及一第二L型絕緣層覆蓋至少部份該第二鰭狀結構之側壁。
  9. 如請求項8所述之鰭狀場效電晶體結構，其中該L型絕緣層之高度與第二L型絕緣層之高度不同。
  10. 一種鰭狀場效電晶體結構的製作方法，包括：形成至少一第一鰭狀結構於一基底上；形成一淺溝隔離於該基底上；形成一L型絕緣層於該淺溝隔離上並位於該第一鰭狀結構側壁，其中該L型絕緣層之高度小於該第一鰭狀結構之高度，以曝露出部分該第一鰭狀結構之側壁表面；形成一閘極結構於部份該L型絕緣層以及部份該第 一鰭狀結構之上；以及形成一源極/汲極於該閘極結構兩側之該第一鰭狀結構中。
  11. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其中形成該L型絕緣層的方法，包括：形成一絕緣層覆蓋該第一鰭狀結構與該基底表面；形成一閘極寬度調整材於該絕緣層上；去除部份該閘極寬度調整材以曝露部份該絕緣層；以及去除部份部份該絕緣層，以形成該L型絕緣層並曝露部份該第一鰭狀結構。
  12. 如請求項11所述之鰭狀場效電晶體結構的製作方法，其中針對一蝕刻配方該L型絕緣層與該閘極寬度調整材以及該第一鰭狀結構具有不同的蝕刻速率。
  13. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其中在形成完該閘極結構與該源極/汲極之後，該製作方法又包括形成一應力層於該閘極結構、該第一鰭狀結構以及該L型絕緣層之上。
  14. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其 中該L型絕緣層可為複數層。
  15. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其中該L型絕緣層具有一壓縮應力或一伸張應力。
  16. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其中該閘極結構包括多晶矽或金屬。
  17. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其中該基底包括矽基底或SOI基底。
  18. 如請求項10所述之鰭狀場效電晶體結構的製作方法，其中更可包括形成一第二鰭狀結構於該基底上，以及形成一第二L型絕緣層覆蓋至少部份該第二鰭狀結構之側壁，且該L型絕緣層與該第二L型絕緣層具有不同高度。
  19. 如請求項11所述之鰭狀場效電晶體結構的製作方法，其中該第一鰭狀結構之曝露部分高度為b，該第一鰭狀結構寬度為c，此時該鰭狀場效電晶體之通道有效寬度為2b+c。
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