TWI496287B - 雙介電體三閘極場效電晶體 - Google Patents
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Description
本發明係關於半導體裝置，尤其係關於三閘極場效電晶體。
由於要縮小互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體閘極長度並同時控制漏電越來越困難，傳統單閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)結構可用雙或三閘極MOSFET結構取代。利用提高通道電位的閘極控制，這些結構允許較大能力關閉具有超短通道長度的MOSFET。在近年來開發的許多種多閘極MOSFET結構中，以製造能力與效能來說最有希望的就是稱為「FinFET」結構的變體。在這些裝置中，形成矽的帶子或「鰭」，並且後續沈積並蝕刻該閘極材料，如此產生的閘極圍繞三個露出側邊上的鰭。該裝置的通道區域位於鰭內。因為該閘極電極與該閘極介電體圍繞這三邊上的半導體本體，所以該電晶體基本上具有三個個別通道與閘極。
尤其是，由於三閘極裝置結構已經成為22 nm技術或更進階技術的候選技術而受到矚目，因為在該半導體本體內形成三個個別通道，所以開啟該電晶體之後該半導體本體會完全空乏，藉此形成閘極長度短於30奈米的全空乏電晶體，而不需要使用超薄半導體本體或不需要進行半導體本體的光微影蝕刻圖案製作，讓維度小於裝置的閘極長度。
三閘極裝置結構展現出更好的靜電控制，允許閘極長度縮放。此外，每平面設計可用的電流隨著側壁當成閘極區域而潛在增加。
本發明的具體實施例提供一種雙介電體三閘極場效電晶體、雙介電體三閘極場效電晶體的製造方法以及操作雙介電體三閘極場效電晶體的方法。在一個具體實施例內，該雙介電體三閘極場效電晶體包含一個半導體基板、該基板上的一個絕緣層以及在該絕緣層上並向上延伸的至少一個半導體鰭。具有第一介電常數的一第一介電層延伸在該鰭的第一和第二側壁上，一金屬層延伸在此第一介電層上，並且此金屬層與該第一介電體形成一金屬介電層。具有第二介電常數(與該第一介電常數不同)的第二電層位於該鰭的頂端表面上。一閘極電極延伸至該鰭、該金屬介電層以及該第二介電層之上。該閘極電極與該金屬介電層形成具有臨界電壓Vt1的第一和第二閘極，並且該閘極電極與該第二介電層形成具有臨界電壓Vt2(與Vt1不同)的第三閘極。
在一個具體實施例內，該第一介電層為高介電常數介電體，並且該金屬層和該第一介電層形成一金屬高介電常數介電體。例如：該高介電常數介電體可為HfO2
、ZrO2
或Hf/Zr，並且該金屬層可包含TiN或TaN。
本發明的具體實施例提供製造雙介電體三閘極場效電晶體的方法，此方法包含提供一基底結構，該結構包含一半導體基板、一絕緣層以及從該絕緣層向上延伸的至少一半導體鰭，該鰭具有第一和第二側邊以及一頂端。此方法進一步包含：形成一第一介電材料層延伸在該鰭的該第一和第二側邊上；在該第一介電材料層上形成一金屬層；以及形成與該第一介電材料層不同的一第二介電材料層延伸在該鰭的該頂端上。一閘極電極形成延伸在該鰭與該第一和第二介電層之上；以及該閘極電極與該第一介電層形成具有臨界電壓Vt1的第一和第二閘極，並且該閘極電極與該第二介電層形成具有臨界電壓Vt2(與Vt1不同)的第三閘極。
在一個具體實施例內，該第一介電材料為高介電常數介電體，並且該金屬層和該第一介電材料形成一金屬高介電常數(metal-high-k，MHK)介電體。在一個具體實施例內，該第一介電層大體延伸在該鰭的所有該第一和第二側邊上、該第二介電層大體延伸在該鰭的所有該頂端表面上並且該閘極電極包含延伸在該第一和第二介電層上的一電極材料。
本發明的具體實施例提供操作包含第一、第二和第三閘極的一雙介電體三閘極場效電晶體(field effect transistor，FET)之方法，其中該第一和第二閘極具有Vt1的臨界電壓，並且該第三閘極具有Vt2的臨界電壓(大於Vt1)。此方法包含施加供應電壓Vdd給FET的第一、第二和第三閘極，並且在Vdd低於Vt2並且高於Vt1時以低功率模式操作FET。
在本發明的具體實施例內，閘極區域的頂端表面工程設計成使用多晶矽閘極SiON型介電體具有臨界電壓Vt1，以及使用金屬高介電常數閘極側邊表面具有Vt2。具備這些特性的裝置將在低Vdd(Vt2>Vdd>Vt1)、低功率模式內有優異的操作特性，並且在Vdd提高到Vt2之上時，該裝置將在高效能模式內操作。在低功率模式內，該裝置也消耗較低主動功率，因為多晶矽閘極SiON FET的閘極靜電容量將遠低於MHK閘極裝置。
在下列說明中，將公佈許多設定細節，像是特定結構、部件、材料、尺寸、處理步驟以及技術，以對本發明有通盤瞭解。不過，精通技術人士將會了解，本發明可在廣泛的特定細節內實施。在其它實例中，並未詳細說明已知的結構或處理步驟，以避免模糊本發明。
圖1顯示根據本發明具體實施例的雙介電體三閘極結構。結構10包含一基底半導體基板12、一絕緣層14、複數個半導體鰭16、高介電常數介電體20、金屬層22、頂端閘極介電體24以及閘極電極26。
基底半導體基板層12可包含任何半導體材料，包括但不受限於：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其他III-V或II-VI化合物半導體或有機半導體結構。在本發明的某些具體實施例內，基底半導體基板層12可包含Si半導體材料，即包括矽的半導體材料。進一步，基底半導體基板層12可摻雜或內含已摻雜與未摻雜區域兩者。雖然基底半導體基板層12可為塊狀半導體基板，不過也可包括具有一或多個嵌埋絕緣體層(未顯示)的分層結構。
絕緣體層14可包含任何合適的絕緣體材料，並且通常包含在晶體相位或非晶體相位內的嵌埋氧化物(buried oxide，BOX)、氮化物或氮氧化物。嵌埋的絕緣體層14可為同質性、連續層，或可內含相對大電洞或微型或奈米級孔洞(未顯示)。嵌埋絕緣體層14的實體厚度變化完全取決於特定應用，但是通常範圍從大約10 nm至大約500 nm，更典型是從大約20 nm至大約200 nm。在本發明的具體實施例內，底下可運用稱為塊狀基板上的塊狀FinFET或Trigat/FinFET之塊狀基板做進一步討論。
半導體鰭16可包含任何半導體材料，包括但不受限於：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其他III-V或II-VI化合物半導體或有機半導體結構。在本發明的某些具體實施例內，半導體鰭16較佳可包含Si半導體材料，即包括矽的半導體材料。進一步，半導體鰭16可摻雜或內含已摻雜與未摻雜區域兩者。鰭16的實際厚度變化完全取決於特定應用。如精通本技術人士所瞭解，鰭16可用其他方式形成，例如：可使用側壁影像轉移(Side wall Image Transfer，SIT)來定義該等鰭。
閘極介電層20延伸在半導體鰭16的側壁之上，並且在絕緣層14之上或相鄰。閘極介電層20可為任何合適的介電材料，例如：閘極介電層可為二氧化矽(SiO2
)、氮氧化矽(SiOx
Ny
)或氮化矽(Si3
N4
)介電層。在本發明的具體實施例內，閘極介電層20可為厚度大約5-20的氮氧化矽薄膜。在本發明的具體實施例內，閘極介電層20可為高介電常數閘極介電層，像是金屬氧化物介電體，像是但不受限於五氧化二鉭(Ta2
O5
)以及氧化鈦(TiO2
)。閘極介電層20可為其他種高介電常數介電體，像是但不受限於鋯鈦酸鉛(Lead Zirconate Titanate，PZT)。
金屬層22延伸至閘極介電層20之上，並且此層22可由許多合適的材料形成，像是但不受限於鎢、鉭、鈦及其氮化物。針對其他範例，層22可包含摻雜濃度範圍介於1019
-1020
atoms/cm3
之間的多晶矽。另外層22不必要為單一材料，可為薄膜的複合堆疊，像是但不受限於多晶矽/金屬電極或金屬電極/多晶矽電極。
頂端閘極介電體24可位於鰭16的頂端表面之上或相鄰。類似於介電層20的介電體24可為任何合適的介電材料，例如介電體24可為氮氧化矽SiON或氮化矽介電層。在本發明的具體實施例內，閘極介電體24可為厚度大約5-20的氮氧化矽薄膜。
閘極電極層26可包含多晶矽、像是Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi及/或其他適當導電材料的金屬。閘極電極層26可用CVD、PVD、電鍍、ALD以及其他合適的製程來形成。閘極電極層26可具有多層結構，並且可用多步驟製程來形成。
圖2至圖6例示製造圖1內所示結構10之處理步驟，並且圖7顯示根據本發明具體實施例的製造流程圖。一般而言，在本發明的具體實施例內，可使用傳統製造步驟形成半導體基板12、絕緣體層14以及鰭16，如圖2內所示。例如：在裝置10的製造當中，形成矽半導體本體的矽基板12可提供絕緣層14，並且在該層頂端上提供單晶矽層。這種半導體本體可例如利用將氧離子植入單晶矽基板內來獲得，不過獲得這種起點半導體本體的其他技術也可行，像是使用半導體基板熱氧化。接著，可執行植入來調整半導體/矽層12的電氣特性。
之後，在半導體層上要形成鰭之處上，以及想像要形成FinFET裝置的源極與汲極區域之處上，沈積由例如氮化矽或氧化矽形成的硬光罩層並製作圖案。之後接著蝕刻步驟，來形成鰭16。選擇性，之後接著表面處理，像是H2
退火步驟。然後沈積多晶矽層或硬光罩層並製作圖案，之後完成源極與汲極植入，形成讓鰭更寬的源極與汲極區域。在這兩種植入的每一種期間，結構的其他區域可由例如光阻點保護。完成源極與汲極植入之後，也利用(選擇性)蝕刻同時移除硬光罩層N。
請參照圖3和圖7，在形成圖2的結構30之後，在步驟102上形成高介電常數介電層20。這可由例如化學汽相沈積(chemical vapor deposition，CVD)或原子層沈積(atomic layer deposition，ALD)高介電常數HfO2
、ZiO2
或Hf/Zr矽酸鹽沈積來達成。高介電常數介電層20可內含業界內已知的任何材料，包括但不受限於Zr、Hf、Al、HfSi、HfSiN和這些組合的氧化物。高介電常數介電層20的厚度介於大約1.0 nm與大約2.5 nm之間。
選擇性步驟104用來將頻帶邊緣金屬沈積在高介電常數介電層20上。針對NFET，這可利用沈積任何II/II族元素，像是La、MG或Ba來達成。針對PFET，可沈積AlO2
或Rh來形成基底邊緣金屬。
如圖4內所例示，步驟106為形成金屬層22的金屬沈積步驟。此層延伸至閘極介電層20之上，並且金屬層22可由許多合適的材料形成，像是但不受限於鎢、鉭、鈦及其氮化物。針對其他範例，層22可包含摻雜濃度範圍介於1019
-1020
atoms/cm3
之間的多晶矽。另外層22不必要為單一材料，可為薄膜的複合堆疊，像是但不受限於多晶矽/金屬電極或金屬電極/多晶矽電極。
在步驟110上，沈積圖5內顯示為32的二氧化矽(SiO2
)，來填滿鰭16之間的溝渠並且覆蓋層22。在一個具體實施例內，沈積有厚度的氧化矽層來覆蓋整個結構。接著，執行化學機械拋光(Chemical-Mechanical Polishing，CMP)將氧化矽層平坦化，並且露出鰭狀結構16的頂端。
在步驟112上，從溝渠內移除氧化物，並且在步驟114上，在鰭16的頂端上成長頂端閘極介電體24，如圖6內所示。這些頂端閘極介電體可為任何合適的介電材料，例如介電體24可為氮氧化矽SiON或氮化矽介電層。在本發明的具體實施例內，閘極介電體24可為厚度大約5-20的氮氧化矽薄膜。介電體24可例如使用快速熱處理(rapid thermal processing，RTP)氧化物、解耦合電漿氮化(decoupled plasma nitridation，DPN)或利用NO氣體快速熱氧化(rapid thermal oxidation，RTNO)來形成。
在步驟116上，多晶矽閘極26(如圖1內所示)沈積在金屬高介電常數(MHK)側壁以及SiON頂端閘極介電體24上。此閘極電極層26可包含多晶矽、像是Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi及/或其他適當導電材料的金屬。閘極電極層26可用CVD、PVD、電鍍、ALD以及其他合適的製程來形成。另外，閘極電極層26可具有多層結構，並且可用多步驟製程來形成。
運用上述設計，FET裝置10基本上具有三個個別通道與閘極。每一鰭16都形成一個頂端通道以及兩個側邊通道。頂端介電體24以及多晶矽材料26形成具有臨界電壓Vt1的第一、頂端閘極，並且金屬高介電常數介電層20、22和多晶矽材料26形成具有臨界電壓Vt2的兩額外側邊閘極。
如上述，在具體實施例內，本發明可使用稱為塊狀Si基板上塊狀FinFET或Trigat/FinFET之塊狀基板來製造。圖8顯示這種塊狀基板，具有鰭42。任何合適的塊狀基板都可使用，並且可用任何合適的方式在上面形成鰭42。如圖9內所示，在鰭42之間的基板40上沈積氧化物絕緣體層44。任何合適的氧化物材料都可使用，並且氧化物層44可用任何合適的方式形成或沈積在基板40上。在形成層44之後，如上面結合圖2至圖7所述來處理該生成結構，來製造雙介電體三閘極場效電晶體。
如此已充分運用本發明的具體實施例。例如：在本發明的具體實施例內，閘極區域的頂端表面工程設計成具有臨界電壓Vt1，此電壓小於金屬高介電常數閘極側邊表面的臨界電壓Vt2。具備這些特性的裝置將在低Vdd(Vt2>Vdd>Vt1)、低功率模式內有優異的操作特性，並且在Vdd提高到Vt2之上時，該裝置將在高效能模式內操作。在低功率模式內，該裝置也消耗低主動功率，因為多晶矽閘極SiON FET的閘極靜電容量將遠低於MHK閘極裝置。
雖然吾人瞭解，此處揭示的本發明已經過精密計算來滿足上述目的，不過精通技術人士可想出許多修改與具體實施例，並且如附申請專利範圍涵蓋的所有這些修改與具體實施例都位於本發明的範疇內。
10．．．結構
12．．．基底半導體基板
14．．．絕緣層
16．．．半導體鰭
20．．．高介電常數介電體
22．．．金屬層
24．．．頂端閘極介電體
26．．．閘極電極
30．．．結構
32．．．二氧化矽
40．．．基板
42．．．鰭
44．．．氧化物絕緣體層
圖1顯示根據本發明具體實施例的雙介電體三閘極結構。
圖2例示用來製造圖1中三閘極結構的基底結構。
圖3圖解在圖2的結構上形成高介電常數介電體。
圖4例示在該高介電常數介電體上的金屬沈積。
圖5顯示沈積在圖4結構上的SiO2
。
圖6例示在圖5內Si鰭上的SiON成長。
圖7顯示根據本發明具體實施例的製造流程圖。
圖8圖解在本發明的具體實施例內，在電晶體製造中也可使用的塊狀半導體基板。
圖9例示在圖8的塊狀半導體基板上之氧化物層。
14．．．絕緣層
16．．．半導體鰭
20．．．高介電常數介電體
22．．．金屬層
24．．．頂端閘極介電體
Claims (19)
- 一種雙介電體三閘極場效電晶體，包含：一半導體基板；一絕緣層，位於該基板上；至少一半導體鰭，位於該絕緣層上並從此向上延伸，該鰭包括第一和第二側壁以及一頂端表面；一第一介電層，具有一第一介電常數並延伸在該鰭的該第一和第二側壁之上；一金屬層，延伸在該第一介電層之上；一第二介電層，具有與該第一介電常數不同的一第二介電常數並且位於該鰭的該頂端表面上；以及一閘極電極，延伸在該鰭與該第一和第二介電層之上，其中該閘極電極與該第一介電層形成具有一臨界電壓Vt1的第一和第二閘極，並且該閘極電極與該第二介電層形成具有與Vt1不同的一臨界電壓Vt2的一第三閘極。
- 如申請專利範圍第1項之雙介電體三閘極場效電晶體，其中Vt2大於Vt1。
- 如申請專利範圍第1項或第2項之雙介電體三閘極場效電晶體，其中該第一介電層為一高介電常數介電體，並且該金屬層與該第一介電層形成一金屬高介電常數介電體。
- 如申請專利範圍第3項之雙介電體三閘極場效電晶體，其中該高介電常數介電體為HfO2 、ZrO2 或Hf/Zr。
- 如申請專利範圍第3項之雙介電體三閘極場效電晶體，其中該金屬層由TiN或TaN構成。
- 如上述申請專利範圍第1項之雙介電體三閘極場效電晶體，其中該第二介電層為一SiON介電體。
- 如上述申請專利範圍第1項之雙介電體三閘極場效電晶體，其中該閘極電極為一多晶矽。
- 如上述申請專利範圍第1項之雙介電體三閘極場效電晶體，更包含沈積在該半導體基板上的一頻帶邊緣金屬。
- 如上述申請專利範圍第1項之雙介電體三閘極場效電晶體，其中：該第一介電層大體上延伸至該鰭的所有該第一和第二側邊之上；該第二介電層大體上延伸至該鰭的所有該頂端表面之上；以及該閘極電極由延伸至該第一和第二介電層之上的一電極材料所構成。
- 如上述申請專利範圍第1項之雙介電體三閘極場效電晶體，包含：至少一另一半導體鰭，位於該絕緣層上並從此向上延伸，每一該鰭包括第一和第二側壁以及一頂端表面；該第一介電層具有一第一介電常數並大體上延伸在該鰭的所 有該第一和第二側壁之上；該第二介電層具有與該第一介電常數不同的一第二介電常數並且大體上延伸至該鰭的所有該頂端表面之上；以及該閘極電極延伸至該鰭以及該第一和第二介電層之上。
- 一種製造雙介電體三閘極場效電晶體之方法，包含：提供一基底結構，該結構包含一半導體基板、一絕緣層以及從該絕緣層向上延伸的至少一半導體鰭，該鰭具有第一和第二側邊以及一頂端；形成一第一介電材料層延伸在該鰭的該第一和第二側邊上；在該第一介電材料層上形成一金屬層；形成與該第一介電材料層不同的一第二介電材料層延伸在該鰭的該頂端上；以及形成一閘極電極，延伸在該鰭與該第一和第二介電層之上，其中該閘極電極與該第一介電層形成具有一臨界電壓Vt1的第一和第二閘極，並且該閘極電極與該第二介電層形成具有與Vt1不同的一臨界電壓Vt2的一第三閘極。
- 如申請專利範圍第11項之方法，其中Vt2大於Vt1。
- 如申請專利範圍第11項或第12項之方法，其中該第一介電材料為一高介電常數介電體，並且該金屬層與該第一介電材料形成一金屬高介電常數介電體。
- 如申請專利範圍第11項或第12項之方法，其中該第一介電材料層大體上延伸至該鰭的所有該第一和第二側邊之上。
- 如申請專利範圍第11項或第12項任一項之方法，其中該第二介電材料層大體上延伸至該鰭的所有該頂端表面之上；以及該閘極電極由延伸至該第一和第二介電材料層之上的一電極材料所構成。
- 一種操作如上述申請專利範圍第1項至第10項任一項之雙介電體三閘極場效電晶體(FET)之方法，該方法包含：施加一供應電壓Vdd給該FET的該第一、第二和第三閘極；以及當Vdd低於Vt2並且大於Vt1時，在一第一功率模式內操作該FET。
- 如申請專利範圍第16項之方法，更包含：Vdd大於Vt2時在一第二功率模式內操作該FET。
- 如申請專利範圍第16項或第17項之方法，其中該FET包括一半導體鰭，並且該第一和第二閘極包含延伸至該鰭的一側壁之上之一金屬高介電常數介電體和多晶矽閘極電極。
- 如申請專利範圍第18項之方法，其中該第三閘極包含一SiON介電體並且該多晶矽閘極電極延伸至該鰭的一頂端表面之上；其中該金屬高介電常數介電體包含一TiN或TaN金屬層以及一HfO2 、ZrO2 或Hf/Zr高介電常數介電層。
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