CN102498569B - 双电介质三栅极场效晶体管 - Google Patents
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Abstract
公开了一种双电介质三栅极场效晶体管、双电介质三栅极场效晶体管的制造方法以及操作双电介质三栅极场效晶体管的方法。在一个实施例中，双电介质三栅极晶体管包括衬底、衬底上的绝缘层以及至少一个半导体鳍。第一电介质具有第一介电常数并且在该鳍的侧壁之上延伸，并且金属层在该第一电介质之上延伸。第二电介质具有第二介电常数并且位于该鳍的顶部表面上。栅极电极在鳍与第一和第二电介质之上延伸。栅极电极与第一电介质层形成具有阈值电压Vt1的第一和第二栅极，并且栅极电极与第二电介质层形成具有与Vt1不同的阈值电压Vt2的第三栅极。
Description
技术领域
本发明总体涉及半导体器件，更具体而言涉及三栅极场效晶体管。
背景技术
由于在缩减互补型金属氧化物半导体(CMOS)晶体管栅极长度的同时控制泄露电流方面的困难不断增加，因此传统单栅极金属氧化物半导体场效晶体管(MOSFET)结构可以用双或三栅极MOSFET结构取代。通过提高沟道电势的栅极控制，这些结构允许较大能力截止具有超短沟道长度的MOSFET。在近年来开发的各种多栅极MOSFET结构中，在制造能力与性能方面最有希望的就是所谓的“FinFET”结构的变化。在这些器件中，形成硅的条带(strip)或“鳍”，并且随后沉积并且蚀刻该栅极材料，从而使得产生的栅极围绕三个露出侧边上的鳍(FIN)。该器件的沟道区域位于鳍中。因为栅极电极和栅极电介质围绕三侧边上的半导体主体，所以晶体管基本上具有三个单独的沟道和栅极。
具体而言，三栅极器件结构已经作为22nm技术或之后技术的候选技术而受到瞩目。因为在该半导体主体内形成三个单独的沟道，所以当导通晶体管时，半导体主体会完全耗尽，从而支持形成栅极长度短于30纳米的全耗尽晶体管，而不需要使用超薄半导体主体或不需要进行半导体主体的光刻图案化以使尺度小于器件的栅极长度。
三栅极器件结构提供更好的静电控制，从而允许栅极长度缩放。此外，由于侧壁作为栅极区域，所以每平面版图可用的电流潜在增加。
发明内容
本发明的实施例提供一种双电介质三栅极场效晶体管、双电介质三栅极场效晶体管的制造方法以及操作双电介质三栅极场效晶体管的方法。在一个实施例中，双电介质三栅极场效晶体管包括一个半导体衬底、所述衬底上的绝缘层以及在所述绝缘层上并且向上延伸的至少一个半导体鳍。具有第一介电常数的第一电介质层在鳍的第一和第二侧壁之上延伸。金属层在该第一电介质层上延伸，并且该金属层与第一电介质形成金属电介质层。具有与该第一介电常数不同的第二介电常数的第二电介质层在鳍的顶部表面上。栅极电极在鳍、金属电介质层以及第二电介质层之上延伸。栅极电极与金属电介质层形成具有阈值电压Vt1的第一和第二栅极，并且栅极电极与第二电介质层形成具有与Vt1不同的阈值电压Vt2的第三栅极。
在一个实施例中，第一电介质层为高k电介质，并且金属层和第一电介质层形成金属高k电介质。例如：该高k电介质可以是HfO2、ZrO2或Hf/Zr，并且金属层可以包括TiN或TaN。
本发明的实施例提供一种制造双电介质三栅极场效晶体管的方法。该方法包括提供基底结构，该基底结构包括半导体衬底、绝缘层以及从该绝缘层向上延伸的至少一个半导体鳍，所述鳍具有第一和第二横向侧边和顶部。该方法进一步包括：形成在鳍的第一和第二横向侧边之上延伸的第一电介质材料层；在第一电介质材料层之上形成金属层；以及形成在该鳍的顶部上延伸的、与第一电介质材料层不同的第二电介质材料层。栅极电极形成为在鳍和第一和第二电介质层之上延伸；以及栅极电极与第一电介质层形成具有阈值电压Vt1的第一和第二栅极，并且栅极电极与第二电介质层形成具有与Vt1不同的阈值电压Vt2的第三栅极。
在一个实施例中，第一电介质材料为高k电介质，而金属层和第一电介质材料形成金属高k(MHK)电介质。在一个实施例中，第一电介质层基本上在该鳍的所有第一和第二侧边之上延伸，第二电介质层基本上在鳍的所有顶部表面之上延伸并且栅极电极包括在第一和第二电介质层之上延伸的电极材料。
本发明的一个实施例提供操作包括第一、第二和第三栅极的双电介质三栅极场效晶体管(FET)的方法，其中第一和第二栅极具有Vt1的阈值电压，并且第三栅极具有大于Vt1的Vt2的阈值电压。该方法包括施加电源电压Vdd给FET的第一、第二和第三栅极，并且在Vdd低于Vt2并且高于Vt1时在低功率模式下操作FET。
在本发明的一个实施例中，栅极区域的顶部表面被设计成使用多晶硅栅极基于SiON的电介质以具有阈值电压Vt1，以及使用金属高k栅极侧边表面以具有Vt2。具备这些特性的器件将在低Vdd(Vt2＞Vdd＞Vt1)、低功率模式下有优异的操作特性，并且在Vdd提高到Vt2之上时，器件将在高性能模式下操作。在低功率模式下，器件也消耗较少的有源功率，这是因为多晶硅栅极SiON FET的栅极静电容将远低于MHK栅极器件。
附图说明
图1显示了根据本发明一个实施例的双电介质三栅极结构。
图2示出了用来制造图1中三栅极结构的基底结构。
图3描绘了在图2的结构上形成高k电介质。
图4示出在高k电介质上的金属沉积。
图5显示了在图4结构上沉积的SiO2。
图6示出了在图5中显示的Si鳍上的生长的SiON。
图7显示了根据本发明一个实施例的制造流程图。
图8描绘了也可以在本发明的实施例中在晶体管制造中使用的体半导体衬底。
图9示出了在图8的体半导体衬底上的氧化物层。
具体实施方式
在下列描述中，阐述了许多具体细节，诸如特定结构、部件、材料、尺度、处理步骤以及技术，以便提供对本发明的彻底理解。然而，本领域技术人员将会理解，本发明可以以广泛的特定具体细节实践。在其它一些实例中，并未详细说明已知的结构或处理步骤以避免模糊本发明。
图1显示根据本发明一个实施例的双电介质三栅极结构。结构10包括基底半导体衬底12、绝缘体层14、多个半导体鳍16、高k电介质20、金属层22、顶部栅极电介质24以及栅极电极26。
基底半导体衬底层12可以包括任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其它III-V族或II-VI族化合物半导体或有机半导体结构。在本发明的一些实施例中，基底半导体衬底层12可以包括Si半导体材料，即包括硅的半导体材料。进一步地，基底半导体衬底层12可以被掺杂或包含已掺杂与未掺杂区域这两者。虽然基底半导体衬底层12可以为体半导体衬底，但是它也可以包括具有一个或多个掩埋绝缘体层(未显示)的分层结构。
绝缘体层14可以包括任何合适的绝缘体材料，并且通常包括晶相或非晶相的掩埋氧化物(BOX)、氮化物或氮氧化物。掩埋的绝缘体层14可以为匀质、连续层，或它可以包含相对大空腔或微型或纳米级孔洞(未显示)。掩埋绝缘体层14的物理厚度可以基于特定应用而大幅地变化，但是它的通常范围从大约10nm至大约500nm，更典型是从大约20nm至大约200nm。在下面更为详细地论述，本发明在一个实施例中可以运用称为体衬底上的Trigat/FinFET或体FinFET的体衬底。
半导体鳍16可以包括任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其它III-V族或II-VI族化合物半导体或有机半导体结构。在本发明的一些实施例中，优选地半导体鳍16可以包括Si半导体材料，即包括硅的半导体材料。进一步，半导体鳍16可以被掺杂或其中包含已掺杂与未掺杂区域这两者。鳍16的物理厚度可以基于特定应用而大幅地变化。如本领域技术人员所理解的那样，鳍16可以用其它方式形成，例如：可以使用侧壁图像转移(Side wall Image Transfer，SIT)来限定鳍。
栅极电介质层20在半导体鳍16的侧壁之上并且在绝缘层14上或与绝缘层14相邻延伸。栅极电介质层20可以为任何合适的电介质材料。例如，栅极电介质层可以为二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)电介质层。在本发明的一个实施例中，栅极电介质层20可以为形成为厚度为约
的氮氧化硅薄膜。在本发明的一个实施例中，栅极电介质层20可以为高k栅极电介质层，诸如金属氧化物电介质，诸如但不限于五氧化二钽(Ta2O5)和氧化钛(TiO2)。栅极电介质层20可以为其它类型的高K电介质，诸如但不限于PZT(锆钛酸铅，Lead Zirconate Titanate)。
金属层22在栅极电介质层20之上延伸，并且该层22可以由许多合适的材料形成，诸如但不限于钨、钽、钛及其氮化物。作为另一示例，层22可以包括掺杂成浓度密度介于1019至1020原子/cm3之间的多晶硅。此外，层22不必要为单材料，可以为薄膜的复合堆叠，诸如但不限于多晶硅/金属电极或金属/多晶硅电极。
顶部栅极电介质24可以位于鳍16的顶部表面上或与其相邻。类似于电介质层20的电介质24可以为任何合适的电介质材料；并且例如电介质24可以为氮氧化硅SiON或氮化硅电介质层。在本发明的一个实施例中，栅极电介质24可以为厚度大约
的氮氧化硅薄膜。
栅极电极层26可以包括多晶硅、诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi之类的金属和/或其它适当的导电材料。栅极电极层26可以通过CVD、PVD、镀覆、ALD以及其它合适的工艺来形成。栅极电极层26可以具有多层结构，并且可以用多步骤工艺来形成。
图2至图6示出了制造图1中所示结构10的处理步骤，并且图7显示根据本发明一个实施例的制造流程图。一般而言，在本发明的一个实施例中，可以使用常规制造步骤形成半导体衬底12、绝缘体层14和鳍16，如图2所示。例如，在器件10的制造中，形成硅半导体主体的硅衬底12可以具有绝缘层14，并且在其顶部上具有单晶硅层。这种半导体主体可以例如通过将氧离子注入单晶硅衬底内来获得。然而获得这种起始半导体主体的其它技术也可行，诸如使用半导体衬底热氧化。接着，可以执行注入来调整半导体/硅层12的电气特性。
在此之后，可以在半导体层上待形成鳍的位置处以及构思用于形成FinFET器件的源极与漏极区域的位置处沉积由例如氮化硅或氧化硅形成的硬掩模层并且图案化。之后，通过蚀刻步骤来形成鳍16。可选地，之后接着表面处理，诸如H2退火步骤。然后沉积多晶硅层或硬掩模层并且图案化，在此之后完成源极与漏极注入以用于形成使鳍更宽的源极与漏极区域。在这两种注入的每种期间，结构的其它区域可以由例如光致抗蚀剂点保护。完成源极与漏极注入之后，同样利用(选择性)蚀刻移除硬掩模层N。
参照图3和图7，在形成图2的结构30之后，在步骤102处形成高k电介质层20。这可以通过例如化学汽相沉积(chemical vapordeposition，CVD)或原子层沉积(atomic layer deposition，ALD)高k HfO2、ZiO2或Hf/Zr硅酸盐沉积来形成。高k电介质层20可以包含本领域已知的任何材料，包括但不限于Zr、Hf、Al、HfSi、HfSiN的氧化物及其组合。高k电介质层20的厚度介于约1.0nm与约2.5nm之间。
可选的步骤104用于在高k电介质层20上沉积带边金属。对于NFET而言，这可以例如通过沉积任何II/II族元素，诸如La、MG或Ba来完成。对于PFET而言，可以沉积AlO2或Rh以形成基底边缘的金属。
如图4所示，步骤106是用于形成金属层22的金属沉积步骤。该层在栅极电介质层20之上延伸，并且金属层22可以由许多合适的材料形成，诸如但不限于钨、钽、钛及其氮化物。作为另一示例，层22可以包括掺杂成浓度密度介于1019至1020原子/cm3之间的多晶硅。此外，层22不必要为单材料，可以为薄膜的复合堆叠诸如但不限于多晶硅/金属电极或金属/多晶硅电极。
在步骤110处，沉积图5中显示为32的二氧化硅(SiO2)，以填充鳍16之间的沟槽并且覆盖层22。在一个实施例中，沉积较厚的氧化硅层来覆盖整个结构。接着，执行化学机械抛光(CMP)以使氧化硅层平坦化，并且露出鳍状结构16的顶部。
在步骤112处，从沟槽内移除氧化物，并且在步骤114处，在鳍16的顶部上生长顶部栅极电介质24，如图6所示。这些顶部栅极电介质可以为任何合适的电介质材料，并且例如电介质24可以为氮氧化硅SiON或氮化硅电介质层。在本发明的一个实施例中，栅极电介质24可以为厚度大约
的氮氧化硅薄膜。电介质24可以例如通过快速热处理(RTP)氧化、解耦合等离子体氮化(DPN)或通过使用NO气体的快速热氧化(RTNO)来形成。
在步骤116处，多晶硅栅极26(如图1内所示)沉积在金属高k(MHK)侧壁以及SiON顶部栅极电介质24之上。该栅极电极层26可以包括多晶硅、诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi之类的金属和/或其它适当导电材料。栅极电极层26可以通过CVD、PVD、镀覆、ALD以及其它合适的工艺来形成。另外，栅极电极层26可以具有多层结构，并且可以以多步骤工艺来形成。
运用上述设计，FET器件10基本上具有三个单独的沟道和栅极。每个鳍16都形成顶部沟道以及两个侧边沟道。顶部电介质24和多晶硅材料26形成具有阈值电压Vt1的第一、顶部栅极，并且金属高k电介质层20、22和多晶硅材料26形成具有阈值电压Vt2的两个附加的侧边栅极。
如上所述，在一个实施例中，本发明可以使用称为体Si衬底上的Trigat/FinFET或体FinFET的体衬底来制造。图8显示这种具有鳍42的体衬底。可以使用任何合适的体衬底，并且可以用任何合适的方式在体衬底上形成鳍42。如图9所示，在鳍42之间的衬底40上沉积氧化物绝缘体层44。可以使用任何合适的氧化物材料，并且可以用任何合适的方式在衬底40上形成或沉积氧化物层44。在形成层44之后，如上面结合图2至图7所述地来处理所生成的结构，以制造双电介质三栅极场效晶体管。
本发明的实施例具有显著的实用性。例如，在本发明的一个实施例中，栅极区域的顶部表面被设计成具有阈值电压Vt1，该电压Vt1小于金属高k栅极侧边表面的阈值电压Vt2。具备这些特性的器件将在低Vdd(Vt2＞Vdd＞Vt1)、低功率模式下有优异的操作特性，并且在Vdd提高到Vt2之上时，该器件将在高性能模式下操作。在低功率模式下，该器件也消耗低有源功率，因为多晶硅栅极SiONFET的栅极电容将远低于MHK栅极器件。
虽然可以理解，本文公开的本发明被精密计算来满足上述目的，不过本领域技术人员可以构思出许多修改与实施例，并且本发明目的在于所附权利要求书覆盖落入本发明的真实范围内的所有这类修改和实施例。
Claims (20)
1.一种双电介质三栅极场效晶体管，包括：
半导体衬底；
绝缘层，位于所述衬底上；
至少一个半导体鳍，在所述绝缘层上并且从所述绝缘层向上延伸，所述鳍包括第一侧壁和第二侧壁以及顶部表面；
第一电介质层，具有第一介电常数并且在所述鳍的所述第一侧壁和第二侧壁之上延伸；
金属层，在所述第一电介质层之上延伸；
第二电介质层，具有与所述第一介电常数不同的第二介电常数并且在所述鳍的所述顶部表面上；以及
栅极电极，在所述鳍与所述第一电介质层和第二电介质层之上延伸，其中所述栅极电极与所述第一电介质层形成具有阈值电压Vt1的第一栅极和第二栅极，并且所述栅极电极与所述第二电介质层形成具有与Vt1不同的阈值电压Vt2的第三栅极。
2.根据权利要求1所述的双电介质三栅极场效晶体管，其中Vt2大于Vt1。
3.根据权利要求1或2所述的双电介质三栅极场效晶体管，其中所述第一电介质层为高k电介质，并且所述金属层与所述第一电介质层形成金属高k电介质。
4.根据权利要求3所述的双电介质三栅极场效晶体管，其中所述高k电介质为HfO2、ZrO2或Hf/Zr。
5.根据权利要求3所述的双电介质三栅极场效晶体管，其中所述金属层包括TiN或TaN。
6.根据权利要求1或2所述的双电介质三栅极场效晶体管，其中所述第二电介质层为SiON电介质。
7.根据权利要求1或2所述的双电介质三栅极场效晶体管，其中所述栅极电极为多晶硅。
8.根据权利要求1或2所述的双电介质三栅极场效晶体管，还包括沉积在所述半导体衬底上的带边金属。
9.根据权利要求1或2所述的双电介质三栅极场效晶体管，其中：
所述第一电介质层在所述鳍的所有所述第一侧边和所述第二侧边之上延伸；
所述第二电介质层在所述鳍的所有所述顶部表面之上延伸；以及
所述栅极电极包括在所述第一电介质层和所述第二电介质层之上延伸的电极材料。
10.一种根据权利要求1或2所述的双电介质三栅极场效晶体管，包括：
至少一个又一半导体鳍，在所述绝缘层上并且从所述绝缘层向上延伸，所述鳍中的每一个包括第一侧壁和第二侧壁以及顶部表面；
所述第一电介质层具有第一介电常数并且在所述鳍的所有所述第一侧壁和所述第二侧壁之上延伸；
所述第二电介质层具有与所述第一介电常数不同的第二介电常数，并且在所述鳍的所有所述顶部表面之上延伸；以及
所述栅极电极在所述鳍以及所述第一电介质层和所述第二电介质层之上延伸。
11.一种制造双电介质三栅极场效晶体管的方法，包括：
提供基底结构，包括半导体衬底、绝缘层以及从所述绝缘层向上延伸的至少一个半导体鳍，所述鳍具有第一横向侧边和第二横向侧边以及顶部；
形成第一电介质材料层，所述第一电介质材料层在所述鳍的所述第一横向侧边和所述第二横向侧边之上延伸；
在所述第一电介质材料层之上形成金属层；
形成与所述第一电介质材料层不同的第二电介质材料层，所述第二电介质材料层在所述鳍的所述顶部之上延伸；以及
形成栅极电极，所述栅极电极在所述鳍与所述第一电介质层和所述第二电介质层之上延伸，其中所述栅极电极与所述第一电介质层形成具有阈值电压Vt1的第一栅极和第二栅极，并且所述栅极电极与所述第二电介质层形成具有与Vt1不同的阈值电压Vt2的第三栅极。
12.根据权利要求11所述的方法，其中Vt2大于Vt1。
13.根据权利要求11或12所述的方法，其中所述第一电介质材料为高k电介质，并且所述金属层与所述第一电介质材料形成金属高k电介质。
14.根据权利要求11或12所述的方法，其中所述第一电介质层在所述鳍的所有所述第一侧边和所述第二侧边之上延伸。
15.根据权利要求11或12所述的方法，其中
所述第二电介质层在所述鳍的所有所述顶部表面之上延伸；以及
所述栅极电极包括在所述第一电介质层和所述第二电介质层之上延伸的电极材料。
16.一种操作根据权利要求1至10中任一项所述的双电介质三栅极场效晶体管FET的方法，所述方法包括：
施加电源电压Vdd给所述FET的所述第一栅极、所述第二栅极和所述第三栅极；以及
当Vdd低于Vt2并且大于Vt1时，在低功率模式下操作所述FET。
17.根据权利要求16所述的方法，还包括在Vdd大于Vt2时在高功率模式下操作所述FET。
18.根据权利要求16或17所述的方法，其中所述FET包括半导体鳍，并且所述第一栅极和所述第二栅极包括在所述鳍的侧壁之上延伸的金属高k电介质和多晶硅栅极电极。
19.根据权利要求18所述的方法，其中所述第三栅极包括SiON电介质并且所述多晶硅栅极电极在所述鳍的顶部表面之上延伸。
20.根据权利要求18所述的方法，其中所述金属高k电介质包括TiN或TaN金属层以及HfO2、ZrO2或Hf/Zr高k电介质层。
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