CN110491940B - 一种基于共振隧穿的纳米线晶体管及其制备方法 - Google Patents
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- CN110491940B CN110491940B CN201910772038.3A CN201910772038A CN110491940B CN 110491940 B CN110491940 B CN 110491940B CN 201910772038 A CN201910772038 A CN 201910772038A CN 110491940 B CN110491940 B CN 110491940B
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- 239000002070 nanowire Substances 0.000 title claims abstract description 90
- 230000005641 tunneling Effects 0.000 title claims abstract description 51
- 238000002360 preparation method Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 238000000231 atomic layer deposition Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 25
- 239000000377 silicon dioxide Substances 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 238000010894 electron beam technology Methods 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 10
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 10
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 9
- 229910052681 coesite Inorganic materials 0.000 claims description 8
- 229910052906 cristobalite Inorganic materials 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 8
- 229910052682 stishovite Inorganic materials 0.000 claims description 8
- 229910052905 tridymite Inorganic materials 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 6
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 239000000919 ceramic Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 3
- 238000005036 potential barrier Methods 0.000 claims description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 238000004151 rapid thermal annealing Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000609 electron-beam lithography Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种基于共振隧穿的纳米线晶体管，该纳米线晶体管包括：SOI衬底、隧穿势垒结构、源区、漏区、纳米线、栅极、源电极、漏电极、栅电极和绝缘介质层。隧穿势垒结构位于SOI衬底的埋氧化层上，源区、漏区和纳米线通过刻蚀SOI衬底的顶层硅形成，纳米线位于源区和漏区之间，源区、漏区和纳米线之间不直接连接，通过隧穿势垒结构相连接，绝缘介质层形成于源区、漏区和纳米线表面，栅极形成于纳米线上方的绝缘介质层上，源电极形成于源区上，漏电极形成于漏区上，栅电极形成于栅极上。本发明公开的基于共振隧穿的纳米线晶体管的结构及其制备方法，减小亚阈值斜率，可以实现较大的导通电流和较小的源漏接触电阻。
Description
技术领域
本发明涉及半导体器件制作技术领域，具体涉及一种基于共振隧穿的纳米线晶体管及其制备方法。
背景技术
随着集成电路制造技术的不断进步，金属氧化物半导体场效应晶体管(MOSFET)器件尺寸持续缩小，目前MOSFET技术节点已进入7nm。若维持器件尺寸进一步缩小，则需克服器件原理和工艺上的诸多挑战，如，短沟道效应，PN结的制作等。
无结硅纳米线晶体管制备工艺简单，其源、漏、沟道区统一掺杂，不需要结的制作以缓解了超陡结中离子注入和退火带来的压力。同时，无结硅纳米线晶体管为围栅结构，能够更好的抑制短沟道效应。并且器件制备工艺与传统体硅CMOS工艺兼容，因此逐渐成为研究热点。然而，对于常规的无结硅纳米线晶体管，其输运本质仍然与传统MOSFET一致，其亚阈值斜率要大于60mV/decade，并且无结晶体管关态电流较传统MOSFET关态电流更大，增加了静态功耗。
隧穿晶体管因为依靠量子隧穿进行输运，可以实现很小的关态电流以及小于60mV/decade的亚阈值斜率，但是隧穿晶体管多依靠结构设计实现，结构复杂，难以满足更小技术节点的要求。因此，若能够将两者优势结合，则可以用更简单的工艺制备出更好的性能的器件，非常具有研究价值，但基于隧穿的纳米线晶体管尚未见报道。
发明内容
(一)要解决的技术问题
本发明的目的在于提供一种基于共振隧穿的纳米线晶体管及其制备方法，以实现兼顾隧穿晶体管和纳米线晶体管两者优势的新型器件，实现减小亚阈值斜率，具有较大的导通电流和较小的源漏接触电阻。
(二)技术方案
本发明提供了一种基于共振隧穿的纳米线晶体管，包括：SOI衬底1中除源区3、漏区4、纳米线5之外的部分、双势垒结构2、源区3、漏区4、纳米线5、栅极6、源电极7、漏电极8、栅电极9和绝缘介质层10；
双势垒结构2位于SOI衬底1的埋氧化层上；
源区3、漏区4和纳米线5通过刻蚀SOI衬底1的顶层硅形成；
纳米线5位于源区3和漏区4之间，源区3、漏区4和纳米线5之间不直接连接，通过双势垒结构2相连接；
绝缘介质层10形成于源区3、漏区4和纳米线5表面；
栅极6形成于纳米线5上方的绝缘介质层10上；
源电极7形成于源区3上；
漏电极8形成于漏区4上；
栅电极9形成于栅极6上。
为达上述目的，本发明还提供了一种基于共振隧穿的纳米线晶体管的制备方法，包括：
在SOI衬底1上制作热氧化层，并对热氧化层之下的SOI衬底1进行掺杂；
对热氧化层依次进行电子束曝光、二氧化硅刻蚀，然后对掺杂后的SOI衬底1进行硅刻蚀，露出SOI衬底1的埋氧层，得到纳米沟槽；
对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；
通过原子层沉积ALD沉积SiO2实现对纳米沟槽的完全填充；
去除原子层沉积技术沉积的SiO2和热氧的SiO2层，只保留纳米沟槽内的SiO2，形成双势垒结构；
对制成双势垒结构后的衬底通过电子束曝光和刻蚀操作，制作纳米线5、源区3和漏区4；
在源区3、漏区4和沟道区表面生成绝缘介质层10；
在绝缘介质层10上覆盖导电层；
在导电层上制作出栅极6；
在源区3、漏区4和栅极6上分别制作源电极7、漏电极8和栅电极9，完成器件的制备。
(三)有益效果
1、本发明提供的基于共振隧穿的纳米线晶体管及其制备方法，通过引入隧穿势垒结构以及多面栅结构有效提高栅控能力，并且基于共振隧穿结构可以实现隧穿输运，减小亚阈值斜率。
2、本发明提供的基于共振隧穿的纳米线晶体管及其制备方法，通过引入统一重掺杂的纳米线以及源漏区，可以实现较大的导通电流和较小的源漏接触电阻。
3、本发明提供的基于共振隧穿的纳米线晶体管及其制备方法，通过采用TMAH溶液进行腐蚀，可以在不引入金属污染的同时，对纳米线截面进行原子级平滑，之后通过ALD进行绝缘介质的填充，实现双势垒结构制备，增强了隧穿势垒结构的一致性，保证了共振隧穿的实现。
4、本发明提供的基于共振隧穿的纳米线晶体管及其制备方法，器件制备对离子注入工艺和退火工艺要求低，工艺简单，与CMOS工艺兼容，便于推广应用。
附图说明
图1是本发明实施例的基于共振隧穿的纳米线晶体管的三维示意图；
图2是本发明实施例的基于共振隧穿的纳米线晶体管在图1中沿AB线截开后的横截面图；
图3是依照本发明实施例进行热氧化之后的SOI衬底的三维示意图；
图4是依照本发明实施例对进行过掺杂的SOI衬底通过电子束曝光(EBL)、刻蚀之后纳米沟槽结构示意图；
图5是依照本发明实施例通过原子层沉积(ALD)回填纳米沟槽后的结构示意图；
图6是依照本发明实施例通过回刻刻蚀掉原子层沉积(ALD)沉积的氧化层和热氧的氧化层之后的结构示意图；
图7是依照本发明实施例在衬底上通过光刻和刻蚀定义出纳米线、源区和漏区后的结构示意图；
图8是依照本发明实施例制备栅极绝缘介质层，沉积多晶硅，并通过光刻刻蚀定义出栅极后的结构示意图。
具体实施方式：
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明实施例的基于共振隧穿的纳米线晶体管的三维示意图，图2是本发明实施例的基于共振隧穿的纳米线晶体管在图1中沿AB线截开后的横截面图。结合图1和图2所示，该纳米线晶体管包括：SOI衬底1中除源区3、漏区4、纳米线5之外的部分、双势垒结构2、源区3、漏区4、纳米线5、栅极6、源电极7、漏电极8、栅电极9和绝缘介质层10。
源区3、漏区4和纳米线5通过刻蚀SOI衬底1的顶层硅形成，纳米线5位于源区3和漏区4之间，源区3、漏区4和纳米线5之间不直接相连，通过位于SOI衬底1的埋氧化层上的双势垒结构2相连；绝缘介质层10形成于源区3、漏区4和纳米线5表面；栅极6形成于纳米线5上方的绝缘介质层10上；漏电极8形成于漏区4上；源电极7形成于源区3上；栅电极9形成于栅极6上。
绝缘介质层10为SiO2，氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、锆钛酸铅压电陶瓷PZT或Al2O3，绝缘介质层10厚度为1至10纳米。绝缘介质层10上覆盖导电层，导电层的导电材料为多晶硅或者铝、铂、镍，导电层厚度为50至400纳米。双势垒结构2是通过原子层沉积(ALD)沉积SiO2实现对纳米沟槽的完全填充，之后去除原子层沉积的二氧化硅和热氧的二氧化硅层，只保留纳米沟槽里的二氧化硅形成的，原子层沉积技术沉积的SiO2厚度为2至30纳米。源电极7、漏电极8和栅电极9是分别通过在源区3、漏区4和栅极6上通过添加电极材料制成。电极材料为铝、金、镍、钛或铂。
基于图1所示的基于共振隧穿的纳米线晶体管，本发明还提供的一种基于共振隧穿的纳米线晶体管的制备方法，该方法包括以下步骤：
步骤1：在SOI衬底1上制作热氧化层；
具体的，如图3所示，在1000℃温度下对SOI衬底1的顶层硅表面进行热氧化，热氧时间为20至60分钟，形成10至30纳米厚的热氧化层。SOI衬底1包括顶层硅、埋氧化层、背衬底，埋氧化层位于顶层硅和背衬底之间。
步骤2：对热氧化层之下的SOI衬底1进行掺杂；
如图3所示，通过离子注入对经过热氧化的SOI衬底1进行掺杂，注入后在900至1100℃温度下快速热退火处理10至60秒，激活杂质原子。其中，掺杂类型为N型或者P型，掺杂浓度为1016至1019cm-3，注入能量为20千电子伏特至50千电子伏特。
步骤3：对热氧化层依次进行电子束曝光、二氧化硅刻蚀，对掺杂后的SOI衬底1进行硅刻蚀，露出SOI衬底1的埋氧层，得到纳米沟槽；
如图4所示，对进行过掺杂的SOI衬底1通过电子束曝光、二氧化硅刻蚀、硅刻蚀，沿垂直于<111>方向制作出两条纳米沟槽，沟槽处露出埋氧层。其中，电子束曝光和二氧化硅刻蚀是对热氧化层进行处理，硅刻蚀是针对的热氧化层下方的顶层硅，硅刻蚀需要刻蚀到埋氧层露出。纳米沟槽沿<111>方向宽度为2至10纳米，且两条纳米沟槽宽度要保持一致。两条纳米沟槽间隔2至50纳米。
步骤4：对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；
如图4所示，通过四甲基氢氧化铵(TMAH)腐蚀纳米沟槽侧面，实现对纳米沟槽侧面的平整，实现侧面原子级的平整，从而增强两条纳米沟槽的一致性。其中侧向腐蚀厚度为1至4纳米。
步骤5：通过原子层沉积(ALD)沉积SiO2实现对纳米沟槽的完全填充；
如图5所示，通过原子层沉积(ALD)沉积SiO2，对纳米沟槽进行填充，保证沟槽完全填充，原子层沉积技术沉积的SiO2厚度为2至30纳米。
步骤6：去除原子层沉积技术沉积的二氧化硅和热氧的二氧化硅层，只保留纳米沟槽里的二氧化硅，形成双势垒结构；
如图6所示，通过刻蚀或者化学机械抛光(CMP)，去除原子层沉积技术沉积的二氧化硅和热氧的二氧化硅层，只保留纳米沟槽里的二氧化硅，形成双势垒结构2。暴露出大面积的硅，实现隧穿势垒结构的制作。
步骤7：对制成双势垒结构后的衬底通过电子束曝光和刻蚀操作，制作纳米线5、源区3和漏区4；
如图7所示，对制成双势垒结构后的衬底通过电子束曝光(EBL)和刻蚀，制作出纳米线5，源区3和漏区4，其中刻蚀具体是对大面积的硅以及一部分共振隧穿结构的热氧化层进行刻蚀制作出纳米线5，源区3和漏区4，其余部分刻蚀到埋氧化层，其中大面积的硅是顶层硅，纳米线5沿<111>方向截面尺寸为5纳米×5纳米至50纳米×50纳米。纳米线5轴向可以为<111>，也可以与纳米沟道有非90°夹角。纳米线5沿<111>方向长度为2至50纳米，两端与势垒结构2相连。
步骤8：在源区3、漏区4和沟道区表面生成绝缘介质层10；
如图7、图8和图2所示，通过热氧化或者原子层沉积在源区3、漏区4和沟道区表面生成绝缘介质层10。绝缘介质层10可以为SiO2，氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、锆钛酸铅压电陶瓷PZT或Al2O3。绝缘介质层10厚度为1至10纳米。图2为热氧化SiO2作为绝缘介质层10的情况。
步骤9：在绝缘介质层10上覆盖导电层；
通过化学气相沉积或者金属溅射在绝缘介质层10上覆盖导电层。导电材料可以为多晶硅或者铝、铂、镍等金属。导电层厚度为50至400纳米。
步骤10：在导电层上制作出栅极6；
如图7所示，通过电子束曝光和刻蚀在导电层上制作出栅极6，栅长为2至80nm。
步骤11：在源区3、漏区4和栅极6上分别制作源电极7、漏电极8和栅电极9，完成器件的制备；
如图1所示，在源区3、漏区4和栅极6上通过添加电极材料实现分别制作源电极7、漏电极8和栅电极9，完成器件的制备。电极材料可以为铝、金、镍、钛、铂等金属。
本发明提供的基于共振隧穿的纳米线晶体管及其制备方法，通过在纳米线晶体管中引出共振隧穿结构，能够实现小于60mV/decade的亚阈值斜率和较大的开态电流；另外，本发明提供的这种基于共振隧穿的纳米线晶体管，器件制备工艺较传统MOSFET工艺简单，并且与CMOS工艺兼容。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种基于共振隧穿的纳米线晶体管，其特征在于，该纳米线晶体管包括SOI衬底(1)中除源区(3)、漏区(4)、纳米线(5)之外的部分、双势垒结构(2)、源区(3)、漏区(4)、纳米线(5)、栅极(6)、源电极(7)、漏电极(8)、栅电极(9)和绝缘介质层(10)，其中：
所述双势垒结构(2)位于所述SOI衬底(1)的埋氧化层上；
其中，所述双势垒结构(2)通过如下方式形成：在SOI衬底(1)上制作热氧化层，并对热氧化层之下的SOI衬底(1)进行掺杂；对热氧化层依次进行电子束曝光、二氧化硅刻蚀，然后对掺杂后的SOI衬底(1)进行硅刻蚀，露出SOI衬底(1)的埋氧层，得到纳米沟槽；对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；通过原子层沉积技术沉积SiO2，实现对纳米沟槽的完全填充，去除原子层沉积技术沉积的SiO2和热氧的SiO2层，只保留纳米沟槽内的SiO2；
源区(3)、漏区(4)和纳米线(5)通过刻蚀SOI衬底(1)的顶层硅形成；
纳米线(5)位于源区(3)和漏区(4)之间，源区(3)、漏区(4)和纳米线(5)之间不直接连接，通过双势垒结构(2)相连接；
绝缘介质层(10)形成于源区(3)、漏区(4)和纳米线(5)表面；栅极(6)形成于纳米线(5)上方的绝缘介质层(10)上，其中，栅极(6)由覆盖于绝缘介质层(10)上的导电层制作而得；
源电极(7)形成于源区(3)上；
漏电极(8)形成于漏区(4)上；
栅电极(9)形成于栅极(6)上。
2.根据权要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述绝缘介质层(10)为SiO2，氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、锆钛酸铅压电陶瓷PZT或Al2O3，绝缘介质层(10)厚度为1至10纳米。
3.根据权要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述导电层的导电材料为多晶硅、铝、铂或镍，导电层厚度为50至400纳米。
4.根据权要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述原子层沉积技术沉积的SiO2厚度为2至30纳米。
5.根据权利要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述源电极(7)、漏电极(8)和栅电极(9)是分别在源区(3)、漏区(4)和栅极(6)上通过添加电极材料制成。
6.根据权利要求5所述的基于共振隧穿的纳米线晶体管，其特征在于，所述电极材料为铝、金、镍、钛或铂。
7.一种基于共振隧穿的纳米线晶体管的制备方法，其特征在于，包括以下步骤：
在SOI衬底(1)上制作热氧化层，并对热氧化层之下的SOI衬底(1)进行掺杂；
对热氧化层依次进行电子束曝光、二氧化硅刻蚀，对掺杂后的SOI衬底(1)进行硅刻蚀，露出SOI衬底(1)的埋氧层，得到纳米沟槽；
对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；
通过原子层沉积技术沉积SiO2实现对纳米沟槽的完全填充；
去除原子层沉积技术沉积的SiO2和热氧的SiO2层，只保留纳米沟槽内的SiO2，形成双势垒结构；
对制成双势垒结构后的SOI衬底(1)进行电子束曝光和刻蚀操作，制作纳米线(5)、源区(3)和漏区(4)；
在源区(3)、漏区(4)和沟道区表面生成绝缘介质层(10)；
在绝缘介质层(10)上覆盖导电层；
在导电层上制作出栅极(6)；
在源区(3)、漏区(4)和栅极(6)上分别制作源电极(7)、漏电极(8)和栅电极(9)，完成器件的制备。
8.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述在SOI衬底(1)上制作热氧化层包括：
在1000℃温度下对SOI衬底(1)的顶层硅表面进行热氧化，热氧时间为20至60分钟，形成10至30纳米厚的热氧化层。
9.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述对热氧化层之下的SOI衬底(1)进行掺杂，包括：
通过离子注入对热氧化层之下的SOI衬底(1)进行掺杂，掺杂类型为N型或者P型，掺杂浓度为1016至1019cm-3，注入能量为20千电子伏特至50千电子伏特；
离子注入后在900至1100℃温度下快速热退火处理10至60秒，激活杂质原子。
10.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述对掺杂后的SOI衬底(1)进行硅刻蚀，露出SOI衬底(1)的埋氧层，得到纳米沟槽的步骤中，硅刻蚀是对热氧化层下方的顶层硅进行处理，硅刻蚀需要刻蚀到露出埋氧层，经过硅刻蚀制作出两条纳米沟槽，纳米沟槽宽度为2至10纳米，且两条纳米沟槽宽度一致，两条纳米沟槽间隔2至50纳米。
11.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述对纳米沟槽侧面进行腐蚀，包括：
采用四甲基氢氧化铵(TMAH)腐蚀纳米沟槽侧面，侧向腐蚀厚度为1至4纳米。
12.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述对制成双势垒结构后的SOI衬底(1)通过电子束曝光和刻蚀操作，制作纳米线(5)、源区(3)和漏区(4)，包括：
对制成双势垒结构后的SOI衬底(1)通过电子束曝光和刻蚀，制作出纳米线(5)，源区(3)和漏区(4)，其中刻蚀具体是对大面积的硅以及一部分共振隧穿结构的热氧化层进行刻蚀制作出纳米线(5)、源区(3)和漏区(4)，其余部分刻蚀到埋氧化层，其中大面积的硅是顶层硅，纳米线(5)沿＜111＞方向截面尺寸为5纳米×5纳米至50纳米×50纳米，纳米线(5)长度为2至50纳米，两端与双势垒结构(2)相连。
13.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述在源区(3)、漏区(4)和沟道区表面生成绝缘介质层(10)，包括：
通过热氧化或者原子层沉积在源区(3)、漏区(4)和沟道区表面生成绝缘介质层(10)。
14.根据权利要求7所述的基于共振隧穿的纳米线晶体管的制备方法，其特征在于，所述在导电层上制作出栅极(6)，包括：
通过电子束曝光和刻蚀在导电层上制作出栅极(6)，栅长为2至80nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910772038.3A CN110491940B (zh) | 2019-08-20 | 2019-08-20 | 一种基于共振隧穿的纳米线晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910772038.3A CN110491940B (zh) | 2019-08-20 | 2019-08-20 | 一种基于共振隧穿的纳米线晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110491940A CN110491940A (zh) | 2019-11-22 |
| CN110491940B true CN110491940B (zh) | 2021-02-02 |
Family
ID=68552389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910772038.3A Expired - Fee Related CN110491940B (zh) | 2019-08-20 | 2019-08-20 | 一种基于共振隧穿的纳米线晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110491940B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614865B (zh) * | 2020-12-15 | 2022-07-05 | 中国科学院半导体研究所 | 基于相变材料存储栅的无结硅纳米线晶体管及制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100492665C (zh) * | 2006-08-09 | 2009-05-27 | 中国科学院微电子研究所 | 一种soi基顶栅单电子晶体管的制备方法 |
| CN104867834A (zh) * | 2015-04-22 | 2015-08-26 | 中国科学院半导体研究所 | 基于soi衬底的单杂质原子无结硅纳米线晶体管及制备方法 |
-
2019
- 2019-08-20 CN CN201910772038.3A patent/CN110491940B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN110491940A (zh) | 2019-11-22 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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