JP2004158487A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2004158487A
JP2004158487A JP2002319909A JP2002319909A JP2004158487A JP 2004158487 A JP2004158487 A JP 2004158487A JP 2002319909 A JP2002319909 A JP 2002319909A JP 2002319909 A JP2002319909 A JP 2002319909A JP 2004158487 A JP2004158487 A JP 2004158487A
Authority
JP
Japan
Prior art keywords
insulating film
film
semiconductor substrate
substrate
high dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002319909A
Other languages
English (en)
Inventor
Masabumi Kubota
正文 久保田
Shigenori Hayashi
重徳 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002319909A priority Critical patent/JP2004158487A/ja
Priority to US10/662,288 priority patent/US7094639B2/en
Priority to EP20030024948 priority patent/EP1416525A2/en
Priority to CNA200310113827A priority patent/CN1505114A/zh
Publication of JP2004158487A publication Critical patent/JP2004158487A/ja
Priority to US11/411,929 priority patent/US20060205131A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】ゲート絶縁膜又は容量絶縁膜に金属酸化物からなる高誘電体薄膜を適用できるようにする。
【解決手段】半導体基板１１の素子形成領域上には、酸化シリコンからなる下地絶縁膜１３、酸化ハフニウムからなるゲート絶縁膜１４、ポリシリコンからなるゲート電極１５、及び酸化シリコンからなるサイドウォール１８を形成し、半導体基板１１における素子形成領域の上部には、ソース・ドレイン領域１８及びエクステンション領域１６をそれぞれ注入により形成する。その後、半導体基板１１の走査速度と、レーザ光のパルス間隔及びピーク電力とを調整して、半導体基板１１の表面近傍のみをその温度が１１５０℃〜１２５０℃となるようにレーザ光を０．１秒間照射することにより、ゲート絶縁膜１４に対する熱処理及びソース・ドレイン領域１７に対する熱処理を行なう。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、酸化ハフニウム（ＨｆＯ２ ）又は酸化ジルコニウム（ＺｒＯ２ ）等の高誘電体からなる絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＩＳ型トランジスタの一層の微細化によって、該トランジスタに設けられるゲート絶縁膜が薄膜化される結果、トランジスタの高駆動力化を実現できるようになる。しかしながら、このゲート絶縁膜の薄膜化は、ゲートチャネル間に直接トンネル電流をもたらし、この直接トンネル電流の増大によりトランジスタの消費電力が大きくなるという問題がある。
【０００３】
一般に、ゲート長が０．１０μｍ以下となる微細なＭＯＳ集積回路においては、シリコン酸化膜換算膜厚値Ｅｏｔが２ｎｍ以下となる極薄ゲート絶縁膜が必要となる。ここで、シリコン酸化膜換算膜厚とは、ある絶縁膜がシリコン酸化膜と同等の容量を得るのに要する膜厚をいう。酸化シリコン（ＳｉＯ２ ）では、その膜厚が２ｎｍ以下となると、トンネル電流が支配的となり、とりわけ１．２ｎｍ以下では実用素子として使用ができなくなると考えられる。
【０００４】
そこで、高駆動能力と低消費電力とを同時に実現するため、酸化シリコンと比べて誘電率が高い高誘電率絶縁膜がゲート絶縁膜に用いられようとしている。
【０００５】
また、ＤＲＡＭ部とロジック部とが１チップに混載される混載型ＬＳＩ等に含まれるキャパシタには、従来は、容量絶縁膜として酸化シリコンが用いられているが、やはり薄膜化の進展によりトンネル電流が大きくなることから、キャパシタの電荷保持時間が短くなるというおそれがあり、このため、高誘電率材料を容量絶縁膜に用いる検討がなされている。
【０００６】
例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）等の金属酸化物からなる高誘電体薄膜は、一般には、スパッタ法、有機金属気相堆積（ＭＯＣＶＤ）法、原子層ＣＶＤ（ＡＬＣＶＤ）法、又は電子線エピタキシ（ＭＢＥ）法等の成膜方法により形成される。
【０００７】
ところで、高誘電体からなるゲート絶縁膜を堆積し、さらにゲート電極を形成した後に、ソース・ドレイン不純物接合を形成する、いわゆる自己整合プロセスによってトランジスタを形成する場合には、リーク電流が少ない不純物接合を得るために、ソース・ドレインへの不純物の導入後に、９００℃前後に加熱する熱処理が必要である。
【０００８】
自己整合プロセスに代えて、ゲート絶縁膜を形成するよりも前に、ソース・ドレイン領域を先に形成する、いわゆるリプレースメントプロセスを採用した場合であっても、超高真空中で高誘電体薄膜をエピタキシャル成長するＭＢＥ法を除くと、ゲート絶縁膜に良好な絶縁特性を得るためには７００℃以上の熱処理が不可欠となる（例えば、非特許文献１参照。）。
【０００９】
一方、熱処理が高温の場合には、金属とシリコンとの反応によるシリサイド化反応や、酸化物による結晶化を生じ、組成が変化した領域と変化しなかった領域との境界が形成されて絶縁性が低下する（例えば、非特許文献２参照。）。
【００１０】
【非特許文献１】
林 重徳他、”反応性スパッタ法による高誘電率ゲート絶縁膜の作製と評価”、半導体集積回路技術第６０回シンポジウム講演論文集、電気化学会電子材料委員会、２００１年６月、ｐ．１２−１６
【非特許文献２】
ミヤタ ノリユキ他、”サーマル スタビリティ オブ ＨｆＯ２ ／ウルトラシンＳｉＯ２ ／Ｓｉ ストラクチャーズ（Ｔｈｅｒｍａｌ Ｓｔａｂｉｌｉｔｙ ｏｆ ＨｆＯ２／Ｕｌｔｒａｔｈｉｎ−ＳｉＯ２／Ｓｉ ｓｔｒｕｃｔｕｒｅｓ”、イクステンデッド アブストラクト オブ ザ ２００２ インターナショナル コンファレンス オン ソリッドステート デバイセズ アンド マテリアルズ（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）、名古屋、２００２年、ｐ．４７８−４７９
【００１１】
【発明が解決しようとする課題】
しかしながら、これらの高誘電体材料は、一般に６００℃程度以上の熱処理を受けると、例えば基板を構成するシリコンとの間で反応を生じたり、高誘電体膜自体の結晶化による粒界や、相変化による膜厚の不均一を生じたりして、リーク電流の増加や耐圧の低下を生じるという問題がある。
【００１２】
また、熱処理時の雰囲気に含まれる微量な酸素やシリコン基板及び絶縁膜中の酸素によって、高誘電体膜とシリコン基板との界面に、シリコン酸化膜や高誘電体とシリコンとの化合物膜（いわゆるシリケート薄膜）が形成される。このシリコン酸化膜及びシリケート薄膜は、高誘電体材料と比べて誘電率が２分の１から数分の１であるため、これらの膜が形成されると、高誘電体膜に直列のキャパシタが挿入されること等価となって、実効的な誘電率が低下する。
【００１３】
このように、高誘電体からなるゲート絶縁膜を実用化する当たっては、熱処理方法の改良が不可欠である。
【００１４】
また、高誘電体材料をキャパシタの容量絶縁膜として用いる場合にも同様の問題が生じる。すなわち、シリコン基板をキャパシタの一方の電極として用いる場合には、ゲート絶縁膜の場合と同様に、シリコン基板との界面に誘電率が低い酸化膜が生成されやすい。
【００１５】
また、高誘電体からなる絶縁膜を金属電極により上下方向から挟むサンドイッチ構造、いわゆるＭＩＭ構造を持つキャパシタの場合には、高誘電体膜とその上下に位置する金属電極との反応をいかに抑制するかが大きな課題となる。
【００１６】
本発明は、前記従来の問題に鑑み、ゲート絶縁膜又は容量絶縁膜に金属酸化物からなる高誘電体薄膜を適用できるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
本願発明者らは、金属酸化物からなる高誘電体膜をＭＩＳ型トランジスタのゲート絶縁膜やキャパシタの容量絶縁膜に適用できるように種々検討を重ねた結果、以下のような知見を得ている。
【００１８】
半導体集積回路装置の製造工程においては、６００℃〜１０００℃程度の温度による熱処理が不可欠である。例えば、シリコンからなる基板に対してイオン注入法により不純物を導入する工程においては、注入された不純物イオンがシリコン結晶の配列を乱し、格子間シリコンや格子空孔等の欠陥を発生させる。これらの結晶欠陥を回復するために、通常は６００℃〜１０００℃程度の温度による熱処理が必要である。
【００１９】
また、高誘電体からなるゲート絶縁膜等を低温で形成した場合には、膜中に欠陥が多数残留しているため、熱処理によりこれらの欠陥を回復する必要がある。例えば、酸化ハフニウム（ＨｆＯ２ ）や酸化ジルコニウム（ＺｒＯ２ ）等の高誘電体材料をゲート絶縁膜に用いる場合には、堆積直後（ａｓ−ｄｅｐｏ）に多数の酸素欠損が存在するため、堆積後には酸素雰囲気で６００℃〜９００℃程度の温度による熱処理が必要となる。
【００２０】
ところが、前述したように、これらの金属酸化物からなる高誘電体膜は、６００℃前後の温度で加熱されると、膜中の結晶欠陥が解消されることにより絶縁特性が改善される一方、結晶化による粒界や相変化による膜厚の不均一を生じるため、高誘電体膜を介したリーク電流が増加すると共に、その耐圧が劣化する。
【００２１】
ところで、高誘電体膜における結晶化及び相変化は、膜中における原子のランダムで且つ大規模な移動の結果、自由エネルギーが最小となる安定な状態が実現されたと考えられる。このようなランダムな原子の移動は、拡散と同様の機構として模擬される。すなわち、原子の拡散距離は、拡散長をＬとすると、式（１）で見積もることができる。
【００２２】
Ｌ ＝ √（Ｄ・ｔ） …（１）
ここで、Ｄは拡散係数であり、ｔは拡散時間である。
【００２３】
一例として、シリコン（Ｓｉ）中のホウ素（Ｂ）の拡散係数Ｄは、温度が１０００℃の場合には、１０−１４ｃｍ２／ｓ程度である。
【００２４】
高誘電体膜中におけるその構成原子の拡散係数の値は不明であるが、シリコン中の不純物と同等の拡散速度でランダムな移動をすると仮定すると、拡散時間ｔを１０分とすると、拡散長Ｌは約２５ｎｍとなる。従って、膜厚が５ｎｍのゲート絶縁膜では原子の再配列が生じてしまうため、リーク電流の増加が懸念される。
【００２５】
そこで、熱処理時間を０．１秒とすると、拡散長Ｌは約０．３ｎｍとなる。シリコン結晶における最近接原子間距離が０．２４ｎｍであるため、原子の移動後の位置は出発位置の極近傍に留まっており、相変化や結晶化には至らない。
【００２６】
さらに、従来の熱処理方法は、酸化性雰囲気で熱処理を行なう際に、シリコン基板と高誘電体膜との界面にシリコン酸化膜が成長するという問題があるが、このように熱処理を極めて短時間とすることにより、このシリコン酸化膜の成長をも抑制できる。従って、高誘電体膜の堆積方法を最適化すれば、シリコン酸化膜の成長を、１０００℃の温度においても０．１秒の熱処理により０．１ｎｍから０．２ｎｍ程度に抑制することができる。
【００２７】
これらの知見に基づいて、本発明は、前記の目的を達成するため、半導体装置の製造方法を、基板上に高誘電体からなる絶縁膜を形成する第１の工程と、絶縁膜が形成された基板に光を照射する第２の工程とを備える構成とする。
【００２８】
本発明の半導体装置の製造方法によると、高誘電体からなる絶縁膜が形成された基板に光を照射するため、この光の波長を基板に吸収される程度の波長とすると、基板の表面近傍のみを０．１秒以下という極めて短時間の熱処理を行なうことができる。その結果、高誘電体からなる絶縁膜をゲート絶縁膜や容量絶縁膜に用いた場合には、該絶縁膜に結晶化又は相変化によるリーク電流の発生を防止できると共に、基板の該絶縁膜との界面に成長する酸化膜の成長を抑制しながら、基板における結晶欠陥の回復を図ることができる。
【００２９】
その上、基板の表面近傍に局所的な熱処理を行なえるため、０．１秒以下という短時間の熱処理が可能となる。なぜなら、ウエハ全体又はウエハを支えるホルダ自体をも高温にするには極めて大きな熱源が必要であり、また、一旦ウエハやホルダが高温になってしまうと、これらは熱容量が大きいため、急には温度が下がらず、短時間の熱処理が困難となる。また、基板の表面近傍という局所的な領域のみを加熱するため、エネルギー利用効率が高いので、環境に与える負荷を小さくすることができる。
【００３０】
本発明の半導体装置の製造方法において、絶縁膜はトランジスタにおけるゲート絶縁膜であることが好ましい。
【００３１】
この場合に、本発明の半導体装置の製造方法は、第１の工程と第２の工程との間に、基板に不純物を選択的に導入する工程をさらに備えていることが好ましい。このようにすると、極めて浅い接合で且つ抵抗が小さい不純物拡散層を形成することができる。
【００３２】
また、この場合に、本発明の半導体装置の製造方法は、第１の工程と第２の工程との間に、絶縁膜の上に導体膜を形成する工程をさらに備えていることが好ましい。このようにすると、高誘電体からなる絶縁膜が受ける熱処理の均一性を向上することができる。
【００３３】
本発明の半導体装置の製造方法において、絶縁膜はキャパシタにおける容量絶縁膜であることが好ましい。
【００３４】
この場合に、本発明の半導体装置の製造方法は、第１の工程よりも前に、基板に不純物を選択的に導入する工程をさらに備えていることが好ましい。
【００３５】
本発明の半導体装置の製造方法において、基板はシリコンからなることが好ましい。
【００３６】
本発明の半導体装置の製造方法において、絶縁膜は金属元素を含むことが好ましい。
【００３７】
この場合に、絶縁膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、イットリウム（Ｙ）及びアルミニウム（Ａｌ）のうちの少なくとも１つを含むことが好ましい。
【００３８】
本発明の半導体装置の製造方法において、第２の工程は、酸素ガス又は酸素化合物ガスの分圧を調節して行なうことが好ましい。
【００３９】
また、本発明の半導体装置の製造方法において、第２の工程は、窒素ガス又は不活性ガス雰囲気で行なうことが好ましい。
【００４０】
一般に、高誘電体からなる絶縁膜は、その成膜方法によっては、成膜時の酸素分圧が高過ぎると、絶縁膜を透過した酸素が基板と反応しやすくなるため、基板の絶縁膜との界面に酸化膜が生じやすくなる。しかしながら、高誘電体からなる絶縁膜に対する熱処理を、酸素ガス又は酸素化合物ガスの分圧を調節したり、窒素ガス又は不活性ガス雰囲気で行なったりすることにより、基板の絶縁膜との界面に形成される酸化膜等を抑制することができる。
【００４１】
本発明の半導体装置の製造方法は、第２の工程において、基板は１００℃〜５００℃の温度に加熱することが好ましい。
【００４２】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４３】
図１は本発明の第１の実施形態に係る半導体装置であって、ＭＩＳ型トランジスタの断面構成を模式的に示している。
【００４４】
図１に示すように、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板１１には、その上部に酸化シリコン（ＳｉＯ２ ）からなるトレンチ分離領域１２が形成され、その主面はトレンチ分離領域１２によって素子形成領域として区画されている。
【００４５】
素子形成領域の上には、下から順に、膜厚が約０．５ｎｍの酸化シリコンからなる下地絶縁膜１３と、膜厚が約４ｎｍの高誘電体、例えば酸化ハフニウム（ＨｆＯ２ ）からなるゲート絶縁膜１４と、ｎ型のポリシリコンからなるゲート電極１５とが形成されている。
【００４６】
素子形成領域の上部であって、下地絶縁膜１３のゲート長方向側の両端部の下側の領域には、ｎ型不純物が浅く注入されてなるｎ型のエクステンション領域１６が互いに間隔をおいて形成されている。エクステンション領域１６は、トランジスタに生じる短チャネル効果を抑制して駆動力を向上するために設けられている。さらに、素子形成領域の上部におけるエクステンション領域１６の外側の領域には、それぞれ内側の端部がエクステンション領域１６と接続され且つ該エクステンション領域１６よりも接合面が深いｎ型のソース・ドレイン領域１７が注入により形成されている。
【００４７】
下地絶縁膜１３及びゲート絶縁膜１４の各側面を含むゲート電極１５のゲート長方向側の両側面上には、酸化シリコン又は窒化シリコン等の絶縁膜からなるサイドウォール膜１８が形成されている。
【００４８】
以下、前記のように構成されたＭＩＳ型トランジスタの製造方法について図面を参照しながら説明する。
【００４９】
図２（ａ）〜図２（ｄ）及び図３は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。ここで、半導体基板１１は、ＭＩＳ型トランジスタを含む複数の機能素子からなる集積回路を形成するウエハの一部を示している。
【００５０】
まず、図２（ａ）に示すように、公知の方法により、ｐ型シリコンからなる半導体基板１１の上部にトレンチ（溝）を選択的に形成し、形成したトレンチに酸化シリコンを埋め込んで、トレンチ分離領域１２を形成する。
【００５１】
次に、図２（ｂ）に示すように、熱酸化法により、半導体基板１１の表面上にトレンチ分離領域１２を含む全面にわたって膜厚が約０．５ｎｍ〜１．０ｎｍの酸化シリコンからなる下地絶縁膜１３を形成する。続いて、酸素雰囲気による反応性スパッタ法により、下地絶縁膜１３の上に膜厚が約５ｎｍの酸化ハフニウム（ＨｆＯ２ ）からなりゲート絶縁膜形成用の高誘電体絶縁膜１４Ａを堆積する。その後、減圧ＣＶＤ法により、高誘電体絶縁膜１４Ａの上に膜厚が約２５０ｎｍのポリシリコンからなるゲート電極形成膜１５Ａを堆積する。ここで、ゲート電極形成膜１５Ａはポリシリコンに限られず、シリコンゲルマニウム（ＳｉＧｅ）を用いると低抵抗化を図ることができる。また、下地絶縁膜１３は、プラズマ窒化法等により窒素を導入して酸窒化シリコンとすると、高誘電体絶縁膜１４Ａの成膜時には半導体基板１１の表面の酸化を抑制できると共に、ゲート電極形成膜１５Ａに不純物を導入する際には半導体基板１１への不純物拡散を防止することができる。
【００５２】
次に、リソグラフィ法により、ゲート電極形成膜１５Ａの上に、ゲート電極パターンを有するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、ゲート電極形成膜１５Ａに対してハロゲンガスプラズマによるドライエッチングを行なうことにより、ゲート電極形成膜１５Ａからゲート電極１５を形成する。このとき、高誘電体絶縁膜１４Ａの上部、又は高誘電体絶縁膜１４Ａ及び下地絶縁膜１３の上部も同時にエッチングされる。続いて、エッチングされたゲート電極１５をマスクとして、半導体基板１１に不純物イオンの注入を行なう。これにより、半導体基板１１の上部に不純物イオンが導入されると共に、ゲート電極１５にも不純物イオンが導入される。その後、注入された不純物イオンを活性化する熱処理により半導体基板１１の上部にエクステンション領域１６が形成される。ここで注入される不純物は、ｎチャネルトランジスタの場合には、砒素（Ａｓ）等のｎ型の不純物を用い、ｐチャネルトランジスタの場合にはホウ素（Ｂ）等のｐ型の不純物を用いる。但し、ｐチャネルトランジスタの場合には、半導体基板１１における素子形成領域にソース・ドレイン領域１７よりも深いｎ型ウエルをあらかじめ形成する必要がある。その後、フッ化水素（ＨＦ）を含む水溶液を用いて１分間程度のウエットエッチングを行なうことにより、高誘電体絶縁膜１４Ａ及び下地絶縁膜１３におけるゲート電極１５の下側部分を除く領域を除去する。これにより、高誘電体絶縁膜１４Ａからゲート絶縁膜１４が形成されて、図２（ｃ）に示す状態を得る。
【００５３】
次に、ＣＶＤ法により、半導体基板１１の上にゲート電極１５を含む全面にわたって、膜厚が約１００ｎｍ〜２００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）又は酸化シリコン（ＳｉＯ２ ）からなる絶縁膜を堆積する。続いて、堆積した絶縁膜に対して、テトラフルオロカーボン（ＣＦ４ ）とトリフルオロハイドロカーボン（ＣＨＦ３ ）とをエッチングガスに含むガスプラズマを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）による異方性エッチングを行なって、ゲート電極１５の両側面上に絶縁膜からその堆積膜厚によって決まるサイドウォール膜１８を形成する。続いて、ゲート電極１５及びサイドウォール膜１８をマスクとして、半導体基板１１の上部にソース・ドレイン領域１７を形成する不純物注入を行なう。ここでも、注入される不純物イオンには、ｎチャネルトランジスタの場合には、例えば砒素を用い、ｐチャネルトランジスタの場合には、例えばホウ素を用いる。なお、ｐチャネルトランジスタの場合には、ソース・ドレイン領域１７を形成するためのイオン注入を行なうよりも前に、加速エネルギーが３０ｋｅＶ〜１００ｋｅＶ程度で、ドーズ量が約１×１０１５／ｃｍ２ 〜５×１０１５／ｃｍ２ のゲルマニウム（Ｇｅ）イオンをイオン注入することにより、半導体基板１１の上部をアモルファス化する、いわゆるプリアモルファス化イオン注入（ＰＡＩ）を行なうことが好ましい。このＰＡＩは、ソース・ドレイン領域１７の浅接合化を図るためであって、ｐチャネルトランジスタの場合に用いるホウ素イオンではその質量が小さいためにソース・ドレイン領域１７がアモルファス化されにくいため、それを補償するために行なう。なお、ｎチャネルトランジスタに用いる砒素イオンの場合には、半導体基板１１の上部がアモルファス化されるため、ＰＡＩは行なわなくてもよい。このソース・ドレイン領域１７に対する不純物注入により、図２（ｄ）に示す状態を得る。
【００５４】
次に、図３に示すように、レーザ光を用いて、ゲート絶縁膜１４に対する熱処理と、イオン注入されたソース・ドレイン領域１７に対する熱処理とを同時に行なう。ここで、熱処理の雰囲気は、圧力が約２５０Ｐａの窒素（Ｎ２ ）雰囲気とし、これに分圧が９Ｐａ〜１１Ｐａ程度の酸素（Ｏ２ ）を含める。なお、背景ガスの圧力等によって最適条件は異なるが、酸素の分圧は１Ｐａ〜１００Ｐａ程度とすることが好ましい。これは、酸素の分圧を高くし過ぎると、ゲート絶縁膜１４及び下地絶縁膜１３を透過した酸素原子が半導体基板１１を構成するシリコン原子と反応して、半導体基板１１の下地絶縁膜１３との界面に酸化シリコン層を形成することにより、実効的な誘電率が低下してしまうからである。逆に、酸素の分圧を低くし過ぎると、熱処理用のチャンバの壁面等からしみ出すアウトガスや該チャンバに生じるリークの影響により、実用的なプロセス再現性を得られなくなる。
【００５５】
熱処理に用いるレーザ光は、半導体基板１１の表面近傍のみが加熱されるように、フォトンのエネルギーがシリコンのバンドギャップよりも大きい、すなわちシリコンが吸収可能な０．４μｍ以下の波長を持つ光源、例えば波長が３０８ｎｍで光出力が１５ＷのＸｅＣｌ２ エキシマレーザ光を用いる。ここでは、レーザ光をビームエクスパンダによって拡大し、画角が可変であるスリットを通して一辺が３０ｍｍ角程度のレーザビームに整形して半導体基板（ウエハ）１１に照射する。具体的には、ステップアンドリピート露光装置と同様な方法で、半導体基板１１の主面側を走査露光する。ここで、半導体基板１１の走査速度と、レーザ光のパルス間隔及びピーク電力とを調整して、半導体基板１１の表面近傍のみをその温度が１１５０℃〜１２５０℃となるように、０．４Ｊ／ｃｍ２ 〜０．６Ｊ／ｃｍ２ の照射エネルギーで、各照射領域ごとに０．１秒間の熱処理を行なう。この場合、半導体基板１１の吸収係数が大きいため、基板表面からの深さが数十ｎｍ程度までの領域が１１００℃以上の高温になる。このように、半導体基板１１の表面を局所的に加熱することにより、ゲート絶縁膜１４に対する酸素欠損を補う熱処理と、ソース・ドレイン領域１７に対する結晶性回復及び不純物活性化の熱処理とを同時に行なえる。また、基板表面の近傍のみを極めて短時間で且つ高温に処理できるため、エネルギーの利用効率に優れる。その上、ウエハホルダの温度を調節することにより、短時間の熱処理を行なう際のウエハに生じる歪みを緩和できるため、ウエハの欠けや表面薄膜のスラック及び断線等を防止することができる。
【００５６】
さらに、第１の実施形態においては、半導体基板１１を１００℃〜５００℃程度の温度で加熱している。これにより、基板表面と基板内部との温度差を小さくできるため、半導体基板１１に加わるストレスを軽減することができ、レーザ光強度や、基板表面温度の制御性及び再現性を向上することができる。
【００５７】
このようにして得られたソース・ドレイン領域１７は、熱処理前には、ｎチャネルトランジスタの場合には砒素イオンを注入されて、又はｐチャネルトランジスタの場合にはホウ素イオンとゲルマニウムイオンとを注入されてアモルファス化される結果、その拡散領域の接合深さは０．２μｍ以下と浅いにも関わらず、シート抵抗は８０Ω〜３００Ωと極めて低い抵抗値を得られる。これは、アモルファス化された領域が単結晶シリコンの融点よりも２００度〜３００度程度低い温度で溶融し、ソース・ドレイン領域１７に不純物が準安定な状態でシリコン結晶に取り込まれるため、このような低抵抗な状態を得られると考えられる。
【００５８】
また、レーザ光の照射により、０．１秒間という極めて短時間の熱処理を行なえるため、ゲート絶縁膜１４の下側に設けた下地絶縁膜１３の膜厚の増加は極めて小さく、その増分は０．２ｎｍ程度である。実験によると、１１００℃を超える温度では、酸化ハフニウム（ＨｆＯ２ ）中における酸素の拡散係数は１０−１４ｃｍ２／ｓをはるかに上回ると推測され、酸素は容易に半導体基板１１の表面にまで達するが、第１の実施形態においては、酸素の分圧を低くし、且つ０．１秒間という極めて短時間な熱処理であるため、半導体基板１１の酸化はほとんど進行しない。
【００５９】
その後は、半導体基板１１の上に、層間絶縁膜や電極配線を形成して、ＭＩＳ型トランジスタを完成する。
【００６０】
このようにして得られたＭＩＳ型トランジスタは、ゲート電極１５と半導体基板１１との間のリーク電流や、ソース・ドレイン領域１７同士の間のリーク電流が極めて小さい。また、ゲート絶縁膜１４には、シリコン酸化膜換算膜厚値Ｅｏｔが最小で１．１ｎｍを得られており、これと等価な酸化シリコンからなるゲート絶縁膜の場合と比べて、ゲートリーク電流は３〜４桁も低減される。
【００６１】
なお、第１の実施形態においては、高誘電体絶縁膜１４Ａにハフニウム酸化物を用いたがこれに限られない。すなわち、ハフニウム（Ｈｆ）に代えて、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、イットリウム（Ｙ）、及びアルミニウム（Ａｌ）のうちの少なくなくとも１つを含む酸化物又はシリケートでも良く、いわゆる高誘電率絶縁材料と呼ばれる絶縁材料であっても同様の効果を得ることができる。これらの元素を含む酸化物又はシリケートは比較的に大きい誘電率を持つと共に酸素との強い結合を有しており、安定な膜を形成するため好ましい。
【００６２】
また、高誘電体絶縁膜１４Ａは、複数の絶縁膜が積層されたいわゆるスタック構造や、極薄膜が多層に積層されたラミネート構造であってもよい。第１の実施形態に係る製造方法においては、極めて短時間の熱処理を行なうため、積層されたいずれの絶縁膜に対しても良好な絶縁特性を維持できる。
【００６３】
また、半導体基板１１とゲート絶縁膜１５との間に下地絶縁膜１３を必ずしも設ける必要はないが、半導体基板１１の上に高誘電体絶縁膜１４Ａを直接に堆積する場合と比べて、熱酸化膜である酸化シリコンを半導体基板１１の上に下地膜として形成しておくと、シリコンと熱酸化膜との接合面（界面）の特性が極めて良好となるため好ましい。
【００６４】
また、半導体基板１１はバルクのシリコン基板に限られず、ＳＯＩ基板であってもよい。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６６】
図４（ａ）〜図４（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。ここでも、半導体基板１１はウエハの一部を示している。
【００６７】
まず、図４（ａ）に示すように、公知の方法により、ｐ型シリコンからなる半導体基板１１の上部にトレンチを選択的に形成し、形成したトレンチに酸化シリコンを埋め込んで、トレンチ分離領域１２を形成する。
【００６８】
次に、図４（ｂ）に示すように、熱酸化法により、半導体基板１１の表面にトレンチ分離領域１２を含む全面にわたって膜厚が約０．４ｎｍの酸化シリコンからなる下地絶縁膜１３を形成する。続いて、四塩化ハフニウム（ＨｆＣｌ４ ）ガスと水蒸気（Ｈ２ Ｏ）とを交互に供給する原子層ＣＶＤ（ＡＬＣＶＤ）法により、下地絶縁膜１３の上に膜厚が約５ｎｍの酸化ハフニウム（ＨｆＯ２ ）からなりゲート絶縁膜形成用の高誘電体絶縁膜１４Ａを堆積する。その後、スパッタ法又はＣＶＤ法により、高誘電体絶縁膜１４Ａの上に膜厚が約１５０ｎｍの窒化チタン（ＴｉＮ）からなるゲート電極形成膜２５Ａを堆積する。続いて、酸素の分圧が約０．９Ｐａ〜１．１Ｐａのアルゴン（Ａｒ）雰囲気でレーザ光を用いた熱処理により、高誘電体膜１４Ａに対する酸素欠損を補う熱処理を行なう。具体的には、半導体基板１１を約３００℃に加熱して保持し、パルス幅が約１０ｎｓｅｃで光出力が約７０ＷのＸｅＣｌ２ エキシマレーザ光を照射することにより、ゲート電極形成膜２５Ａを選択的に加熱する。窒化チタンからなるゲート電極形成膜２５Ａは、該エキシマレーザ光に対する吸収係数が大きく且つ熱伝導性が良好であるため、熱処理のパターン密度依存性が極めて小さくなる。このゲート電極形成膜２５Ａを選択的に加熱することにより、ゲート絶縁膜１４に対する熱処理を行なえる。
【００６９】
レーザ光はビームエクスパンダによって拡大し、画角が可変のスリットを通して一辺が３０ｍｍ角程度のレーザビームに整形してゲート電極形成膜２５Ａに照射する。半導体基板１１の走査速度と、レーザ光のパルス間隔及びピーク電力とを調整して、ゲート電極形成膜２５Ａの温度が８５０℃〜９５０℃となるように、０．１Ｊ／ｃｍ２ 〜０．４Ｊ／ｃｍ２ の照射エネルギーで、各照射領域ごとに０．０５秒間の熱処理を行なう。このように、加熱時間が極めて短い熱処理であるため、高誘電体膜１４Ａの下側に設けた下地絶縁膜１３の膜厚の増加は小さく、その増分は０．１ｎｍ以下である。
【００７０】
次に、リソグラフィ法により、ゲート電極形成膜２５Ａの上に、ゲート電極パターンを持つレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、ゲート電極形成膜２５Ａに対して塩素（Ｃｌ２ ）ガスを主成分とするプラズマエッチングを行なうことにより、ゲート電極形成膜２５Ａからゲート電極２５を形成する。続いて、エッチングされたゲート電極２５をマスクとして、半導体基板１１に不純物イオン、例えばｎチャネルトランジスタの場合には砒素イオンを注入する。その後、注入された砒素イオンを活性化する熱処理を行なって、半導体基板１１における素子形成領域に比較的に接合が浅いエクステンション拡散領域１６を形成し、図４（ｃ）に示す状態を得る。
【００７１】
次に、ＣＶＤ法により、半導体基板１１の上にゲート電極２５を含む全面にわたって、膜厚が約１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる絶縁膜を堆積する。続いて、堆積した絶縁膜に対して、フルオロカーボン系のエッチングガスを用いた反応性プラズマエッチングによる異方性エッチングを行なって、ゲート電極２５の両側面上に絶縁膜からなるサイドウォール膜１８を形成する。続いて、ゲート電極２５及びサイドウォール膜１８をマスクとして、半導体基板１１の上部にソース・ドレイン領域１７を形成する不純物注入を行なう。ここでも、注入される不純物には、ｎチャネルトランジスタの場合には、例えば砒素を用い、ｐチャネルトランジスタの場合には、例えばホウ素を用いる。なお、ｐチャネルトランジスタの場合には、ソース・ドレイン領域１７の形成用のイオン注入を行なうよりも前に、加速エネルギーが約３０ｋｅＶ〜１００ｋｅＶで、ドーズ量が約１×１０１５／ｃｍ２ 〜５×１０１５／ｃｍ２ のゲルマニウム（Ｇｅ）イオンをイオン注入することにより、半導体基板１１の上部をアモルファス化する、いわゆるプリアモルファス化イオン注入（ＰＡＩ）を行なうことが好ましい。続いて、窒素雰囲気において約９５０℃の温度で約１分間のＲＴＡ（ラピッドサーマルアニール）を行なって、注入された不純物イオンを活性化することにより、ソース・ドレイン領域１７を形成して、図４（ｄ）に示す状態を得る。
【００７２】
その後は、半導体基板１１の上に、層間絶縁膜や電極配線を形成して、ＭＩＳ型トランジスタを完成する。
【００７３】
このようにして得られたＭＩＳ型トランジスタは、ゲート電極２５が金属窒化物からなるため、該電極に空乏化が生じることがない。また、ゲート絶縁膜１４に対する電気的なシリコン酸化膜換算膜厚値Ｅｏｔも最小で０．９ｎｍを得られており、ゲート電極２５と半導体基板１１との間に１Ｖの電圧を印加した場合のリーク電流は、膜厚が約０．９ｎｍのシリコン酸化膜のそれと比べて２桁以上小さいことを確認している。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７５】
図５（ａ）〜図５（ｃ）は本発明の第３の実施形態に係る半導体装置であって、ＤＲＡＭキャパシタの製造方法の工程順の断面構成を模式的に示している。ここでも、半導体基板１１はウエハの一部を示している。
【００７６】
まず、図５（ａ）に示すように、公知の方法により、ｐ型シリコンからなる半導体基板１１の上部にトレンチを選択的に形成し、形成したトレンチに酸化シリコンを埋め込んで、トレンチ分離領域１２を形成する。その後、半導体基板１１におけるキャパシタの下部電極形成領域に、加速電圧が約３０ｋｅＶで、ドーズ量が約３×１０１５／ｃｍ２ の砒素イオンをイオン注入し、続いて、窒素（Ｎ２ ）雰囲気でＲＴＡ装置を用いて、約９５０℃の温度で約５分間の熱処理を行なって、半導体基板の上部にｎ型拡散領域３１を形成する。
【００７７】
次に、図５（ｂ）に示すように、ｎ型拡散領域３１を形成した半導体基板１１に対してＲＣＡ洗浄を行なった後、約３５０℃に加熱した半導体基板１１の上に、四塩化ハフニウムガスと水蒸気とを交互に供給するＡＬＣＶＤ法により、膜厚が約２ｎｍ〜５ｎｍの酸化ハフニウムからなり容量絶縁膜形成用の高誘電体絶縁膜３２Ａを堆積する。続いて、酸素の分圧が約０．９Ｐａ〜１．１Ｐａの窒素雰囲気でレーザ光を用いた熱処理により、高誘電体膜１４Ａに対する酸素欠損を補う熱処理を行なう。具体的には、半導体基板１１を約３００℃に加熱してこれを保持し、パルス幅が約１０ｎｓｅｃで光出力が約８０ＷのＸｅＣｌ２ エキシマレーザ光を照射することにより、半導体基板１１の表面近傍を選択的に加熱する。このとき、半導体基板１１の走査速度と、レーザ光のパルス間隔及びピーク電力とを調整して、基板表面温度が約１０００℃となるように、０．４Ｊ／ｃｍ２ 〜０．６Ｊ／ｃｍ２ の照射エネルギーで、各照射領域ごとに０．１秒間の熱処理を行なう。このように、高誘電体絶縁膜３２Ａに対して極めて短時間の熱処理を行なうため、酸化ハフニウムから高誘電体絶縁膜３２Ａの結晶性はこの熱処理によってほとんど変化することがない。
【００７８】
次に、図５（ｃ）に示すように、減圧ＣＶＤ法により、高誘電体絶縁膜３２Ａの上に、燐ドープしたポリシリコンからなる上部電極３３を形成する。続いて、フォトリソグラフィ法及び塩素（ＨＣｌ）、臭素（Ｂｒ２ ）及び酸素（Ｏ２ ）のプラズマによる反応性イオンエッチング（ＲＩＥ）法により、上部電極３３をパターニングすると共に高誘電体絶縁膜３２Ａから容量絶縁膜３２を形成して、上部電極３３、容量絶縁膜３２及びｎ型核酸領域３１からなるキャパシタを形成する。
【００７９】
このように、第３の実施形態に係るキャパシタは、従来の酸化シリコンからなる容量絶縁膜と比べてリーク電流が２桁以上も小さく、また、比誘電率が数倍程度大きいため、ＤＲＡＭセルに用いた場合にはセル面積を小さくできるので、ＤＲＡＭに好適である。
【００８０】
【発明の効果】
本発明に係る半導体装置の製造方法によると、光の照射により、基板の表面近傍のみを極めて短時間で熱処理を行なうことができるため、高誘電体からなる絶縁膜をゲート絶縁膜や容量絶縁膜に用いた場合には、該絶縁膜に結晶化又は相変化によるリーク電流の発生を防止できる。その上、基板の該絶縁膜との界面に成長する酸化膜の成長を抑制しながら、基板における結晶欠陥の回復を図ることができる。その結果、電気的なシリコン酸化膜換算膜厚値が小さいままで、リーク電流が小さい半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す模式的な構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の模式的な構成断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の模式的な構成断面図である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の模式的な構成断面図である。
【図５】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の模式的な構成断面図である。
【符号の説明】
１１ 半導体基板
１２ トレンチ分離領域
１３ 下地絶縁膜
１４ ゲート絶縁膜
１４Ａ 高誘電体絶縁膜
１５ ゲート電極
１５Ａ ゲート電極形成膜（導体膜）
１６ エクステンション領域
１７ ソース・ドレイン領域
１８ サイドウォール膜
２５ ゲート電極
２５Ａ ゲート電極形成膜（導体膜）
３１ ｎ型核酸領域
３２ 容量絶縁膜
３２Ａ 高誘電体絶縁膜
３３ 上部電極

Claims (12)

  1. 基板上に高誘電体からなる絶縁膜を形成する第１の工程と、前記絶縁膜が形成された基板に光を照射する第２の工程とを備えていることを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜はトランジスタにおけるゲート絶縁膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の工程と前記第２の工程との間に、前記基板に不純物を選択的に導入する工程をさらに備えていることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１の工程と前記第２の工程との間に、前記絶縁膜の上に導体膜を形成する工程をさらに備えていることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記絶縁膜はキャパシタにおける容量絶縁膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第１の工程よりも前に、前記基板に不純物を選択的に導入する工程をさらに備えていることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記基板はシリコンからなることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置の製造方法。
  8. 前記絶縁膜は金属元素を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記絶縁膜は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジム、ネオジム、イットリウム及びアルミニウムのうちの少なくとも１つを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２の工程は、酸素ガス又は酸素化合物ガスの分圧を調節して行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記第２の工程は、窒素ガス又は不活性ガス雰囲気で行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 前記第２の工程において、前記基板は１００℃〜５００℃の温度に加熱することを特徴とする請求項１に記載の半導体装置の製造方法。
JP2002319909A 2002-11-01 2002-11-01 半導体装置の製造方法 Pending JP2004158487A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002319909A JP2004158487A (ja) 2002-11-01 2002-11-01 半導体装置の製造方法
US10/662,288 US7094639B2 (en) 2002-11-01 2003-09-16 Method for fabricating semiconductor device
EP20030024948 EP1416525A2 (en) 2002-11-01 2003-10-29 Method for fabricating semiconductor device
CNA200310113827A CN1505114A (zh) 2002-11-01 2003-10-31 半导体器件的制造方法
US11/411,929 US20060205131A1 (en) 2002-11-01 2006-04-27 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002319909A JP2004158487A (ja) 2002-11-01 2002-11-01 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004158487A true JP2004158487A (ja) 2004-06-03

Family

ID=32089614

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002319909A Pending JP2004158487A (ja) 2002-11-01 2002-11-01 半導体装置の製造方法

Country Status (4)

Country Link
US (2) US7094639B2 (ja)
EP (1) EP1416525A2 (ja)
JP (1) JP2004158487A (ja)
CN (1) CN1505114A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118677A (ja) * 2010-01-15 2010-05-27 Renesas Technology Corp 半導体装置
US8193098B2 (en) 2009-02-16 2012-06-05 Elpida Memory, Inc. Method for manufacturing semiconductor device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6767795B2 (en) * 2002-01-17 2004-07-27 Micron Technology, Inc. Highly reliable amorphous high-k gate dielectric ZrOXNY
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7192892B2 (en) * 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
WO2004114390A1 (ja) * 2003-06-20 2004-12-29 Nec Corporation 半導体装置及びその製造方法
US7049192B2 (en) * 2003-06-24 2006-05-23 Micron Technology, Inc. Lanthanide oxide / hafnium oxide dielectrics
KR100558284B1 (ko) * 2003-12-24 2006-03-10 한국전자통신연구원 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법
US7514360B2 (en) * 2004-03-17 2009-04-07 Hong Yu Yu Thermal robust semiconductor device using HfN as metal gate electrode and the manufacturing process thereof
US7081421B2 (en) * 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7074680B2 (en) * 2004-09-07 2006-07-11 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
TWI237867B (en) * 2004-10-29 2005-08-11 Taiwan Semiconductor Mfg Method of improving to deposit dielectric
JP4671729B2 (ja) * 2005-03-28 2011-04-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US20060270166A1 (en) * 2005-05-31 2006-11-30 Liang-Gi Yao Laser spike annealing for gate dielectric materials
DE102005051573B4 (de) * 2005-06-17 2007-10-18 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik MIM/MIS-Struktur mit Praseodymtitanat als Isolatormaterial
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US7723205B2 (en) * 2005-09-27 2010-05-25 Semiconductor Energy Laboratory Co., Ltd Semiconductor device, manufacturing method thereof, liquid crystal display device, RFID tag, light emitting device, and electronic device
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
KR100769833B1 (ko) * 2006-08-14 2007-10-23 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP6026090B2 (ja) * 2011-09-26 2016-11-16 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
US9859121B2 (en) * 2015-06-29 2018-01-02 International Business Machines Corporation Multiple nanosecond laser pulse anneal processes and resultant semiconductor structure
CN105280487A (zh) * 2015-09-24 2016-01-27 武汉新芯集成电路制造有限公司 制备栅介质层的方法及半导体器件结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168325A (ja) * 1999-12-08 2001-06-22 Nec Corp 半導体装置、それの製造方法及び製造装置
JP2002057301A (ja) * 2000-08-14 2002-02-22 Toshiba Corp 半導体装置及びその製造方法
JP2002164514A (ja) * 2000-11-24 2002-06-07 Nec Corp 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
JP2559492B2 (ja) * 1989-07-05 1996-12-04 シャープ株式会社 化合物半導体発光素子の製造方法
JP3408242B2 (ja) 1993-07-27 2003-05-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3450463B2 (ja) 1994-10-24 2003-09-22 株式会社日立製作所 半導体装置の製造方法
US6146938A (en) * 1998-06-29 2000-11-14 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
US6465334B1 (en) * 2000-10-05 2002-10-15 Advanced Micro Devices, Inc. Enhanced electroless deposition of dielectric precursor materials for use in in-laid gate MOS transistors
JP3893868B2 (ja) * 2000-10-11 2007-03-14 東京エレクトロン株式会社 電界効果トランジスタの製造方法、並びに、半導体デバイスの製造方法及びその装置
JP2002252181A (ja) * 2001-02-22 2002-09-06 Sanyo Electric Co Ltd 多結晶半導体層の製造方法及びレーザアニール装置
JP2003152102A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003273330A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 容量素子の製造方法
JP2003298021A (ja) 2002-03-29 2003-10-17 Seiko Epson Corp 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法
JP2003298020A (ja) 2002-03-29 2003-10-17 Seiko Epson Corp 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法
US6682973B1 (en) * 2002-05-16 2004-01-27 Advanced Micro Devices, Inc. Formation of well-controlled thin SiO, SiN, SiON layer for multilayer high-K dielectric applications
US6632729B1 (en) * 2002-06-07 2003-10-14 Advanced Micro Devices, Inc. Laser thermal annealing of high-k gate oxide layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168325A (ja) * 1999-12-08 2001-06-22 Nec Corp 半導体装置、それの製造方法及び製造装置
JP2002057301A (ja) * 2000-08-14 2002-02-22 Toshiba Corp 半導体装置及びその製造方法
JP2002164514A (ja) * 2000-11-24 2002-06-07 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193098B2 (en) 2009-02-16 2012-06-05 Elpida Memory, Inc. Method for manufacturing semiconductor device
JP2010118677A (ja) * 2010-01-15 2010-05-27 Renesas Technology Corp 半導体装置

Also Published As

Publication number Publication date
US20040087124A1 (en) 2004-05-06
CN1505114A (zh) 2004-06-16
EP1416525A2 (en) 2004-05-06
US7094639B2 (en) 2006-08-22
US20060205131A1 (en) 2006-09-14

Similar Documents

Publication Publication Date Title
JP2004158487A (ja) 半導体装置の製造方法
US9147614B2 (en) Transistor device and fabrication method
TWI493710B (zh) 具高介電常數／金屬閘極金氧半場效電晶體的Ｖｔ調整與短通道控制的結構與方法
TWI533357B (zh) 藉由固相擴散形成超淺硼摻雜區域之方法
US7312137B2 (en) Transistor with shallow germanium implantation region in channel
KR101282343B1 (ko) 금속게이트를 갖는 반도체장치 및 그 제조 방법
JP5427148B2 (ja) 半導体装置
US7582934B2 (en) Isolation spacer for thin SOI devices
US20140179091A1 (en) Method for forming ultra-shallow doping regions by solid phase diffusion
KR101932897B1 (ko) 고상 확산에 의해 극히 얕은 도핑 영역을 형성하기 위한 방법
US20080280391A1 (en) Methods of manufacturing mos transistors with strained channel regions
CN112786438A (zh) 半导体器件及其栅极结构的形成方法
TWI420591B (zh) 半導體基板，半導體裝置及其製造方法
US20060270166A1 (en) Laser spike annealing for gate dielectric materials
TWI538060B (zh) 藉由單步驟沉積完成閘極包覆
JP2010123660A (ja) 絶縁ゲート型半導体装置及びその製造方法
JP2004165470A (ja) 半導体装置及びその製造方法
JP2004247341A (ja) 半導体装置
US6432780B2 (en) Method for suppressing boron penetrating gate dielectric layer by pulsed nitrogen plasma doping
US8580646B2 (en) Method of fabricating field effect transistors with low k sidewall spacers
KR100586178B1 (ko) 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
KR100539159B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP2004200595A (ja) Ｍｉｓトランジスタおよびその製造方法
TWI402920B (zh) 半導體裝置及其製造方法
JP2006352162A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050419

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050816