JP2003152102A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JP2003152102A
JP2003152102A JP2001350636A JP2001350636A JP2003152102A JP 2003152102 A JP2003152102 A JP 2003152102A JP 2001350636 A JP2001350636 A JP 2001350636A JP 2001350636 A JP2001350636 A JP 2001350636A JP 2003152102 A JP2003152102 A JP 2003152102A
Authority
JP
Japan
Prior art keywords
insulating film
film
region
silicon substrate
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001350636A
Other languages
English (en)
Inventor
Ryoichi Furukawa
亮一 古川
Satoru Sakai
哲 酒井
Tomoshi Yamamoto
智志 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001350636A priority Critical patent/JP2003152102A/ja
Priority to TW091132063A priority patent/TWI291216B/zh
Priority to US10/288,539 priority patent/US6660597B2/en
Priority to KR1020020070616A priority patent/KR100904358B1/ko
Priority to CNB021514046A priority patent/CN1301549C/zh
Publication of JP2003152102A publication Critical patent/JP2003152102A/ja
Priority to US10/699,690 priority patent/US6909133B2/en
Priority to US10/968,050 priority patent/US7217607B2/en
Priority to US11/738,741 priority patent/US7655993B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ゲート絶縁膜の厚さが互いに異なるＭＩＳＦ
ＥＴを同一基板上に形成するプロセスにおいて、半導体
基板とゲート絶縁膜との界面に不所望の自然酸化膜が形
成されることを抑制する。 【解決手段】 内部回路を構成するＭＩＳＦＥＴ（Ｑｎ
1、Ｑｐ1）のゲート絶縁膜９ａは、酸窒化シリコン膜で
構成され、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴ（Ｑ
ｎ2、Ｑｐ2）のゲート絶縁膜９ｂは、酸窒化シリコン膜
と高誘電体膜の積層膜で構成される。基板１上に２種の
ゲート絶縁膜９ａ、９ｂを形成するプロセスは、マルチ
チャンバ方式の処理装置内で連続して行われ、基板１が
大気に曝されることはないので、基板１とゲート絶縁膜
９ａ、９ｂとの界面に不所望の異物が混入したり、自然
酸化膜が形成されたりすることを抑制できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、同一半導体基板上にゲート
絶縁膜の膜厚が異なる２種以上のＭＩＳＦＥＴ(Metal I
nsulator Semiconductor Field Effect Transistor)を
形成する半導体集積回路装置に適用して有効な技術に関
する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化、低消費
電力化を図るために、半導体デバイスの動作電圧は世代
毎に減少している。その際、デバイス性能を維持、向上
させるためにＭＩＳＦＥＴはスケーリング則に従って微
細化され、ゲート絶縁膜の膜厚も薄くなりつつある。し
かし、例えばＣＭＯＳ論理ＬＳＩなどでは、内部回路と
入出力回路とで動作電圧が異なることから、ゲート絶縁
膜の厚さが比較的厚いＭＩＳＦＥＴも必要とされてい
る。
【０００３】このような理由から、近年の半導体デバイ
スは、ゲート絶縁膜の厚さが互いに異なる複数種類のＭ
ＩＳＦＥＴを同一基板上に形成するプロセスの導入が進
められている。例えば特開２０００−１８８３３８号公
報は、半導体基板の第１領域に酸化シリコンからなるゲ
ート絶縁膜、第２領域に窒化シリコンまたは酸化タンタ
ルからなるゲート絶縁膜を作り分けるプロセスを開示し
ている。
【０００４】
【発明が解決しようとする課題】例えばゲート長が０．
２μｍ以下のＭＩＳＦＥＴは、酸化シリコン膜換算で３
ｎｍ前後の薄い膜厚のゲート絶縁膜が要求される。しか
し、酸化シリコン膜を使ったゲート絶縁膜の膜厚を３ｎ
ｍ程度まで薄くすると、ゲート絶縁膜を貫通して流れる
直接トンネル電流が増加し、低消費電力化の観点から無
視できない程度のゲートリーク電流が発生する、従っ
て、ゲート絶縁膜を酸化シリコンで構成したＭＩＳＦＥ
Ｔは、ゲート絶縁膜容量を増やして電流駆動能力を向上
させることには限界がある。
【０００５】その対策としては、比誘電率が窒化シリコ
ンよりも大きい酸化チタン（ＴｉＯ 2）、酸化ハフニウ
ム（ＨｆＯ2）などの高誘電体膜を使用することによっ
て、ゲート絶縁膜の物理的な膜厚を大きくする選択肢が
考えられる。
【０００６】そこで、ゲート絶縁膜の厚さが互いに異な
るＭＩＳＦＥＴを同一基板上に形成する前記の半導体デ
バイスは、ゲート絶縁膜の一部を高誘電体膜で形成し、
他の一部を酸化シリコン膜で形成するプロセスを導入す
ることが要求される。
【０００７】しかし、上記半導体デバイスの製法では、
半導体基板表面を露出してから窒化シリコンまたは酸化
タンタルからなるゲート絶縁膜を形成するまでの間に半
導体基板の表面が大気に曝されることにより、大気中に
含まれるカーボン（Ｃ）などの不純物（異物）が前記半
導体基板表面に付着し、その上に堆積したゲート絶縁膜
の耐圧が低下するという問題がある。
【０００８】また、半導体基板表面が大気に曝されるこ
とにより、半導体基板表面に自然酸化膜が形成され、そ
の上に高誘電体膜を堆積してゲート絶縁膜を形成したと
しても、ゲート絶縁膜容量が低下し、電流駆動能力の高
い高性能のＭＩＳＦＥＴを実現することが困難になる。
【０００９】本発明の目的は、高誘電体膜からなるゲー
ト絶縁膜を有するＭＩＳＦＥＴを半導体基板上に形成す
るプロセスにおいて、半導体基板とゲート絶縁膜との界
面に不所望の自然酸化膜が形成されることを抑制する技
術を提供することにある。
【００１０】本発明の他の目的は、高誘電体膜からなる
ゲート絶縁膜を有するＭＩＳＦＥＴを半導体基板上に形
成するプロセスにおいて、前記ゲート絶縁膜の絶縁耐圧
を向上させる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】ゲート絶縁膜に高誘電体膜を用いた本発明
の半導体集積回路装置の製造方法によれば、半導体基板
表面の酸化シリコン膜を除去する工程と、前記半導体基
板表面を洗浄する工程と、前記半導体基板表面に高誘電
体膜を堆積する工程とを有し、前記半導体基板表面を洗
浄した後、前記高誘電体膜を堆積するまでの間におい
て、前記半導体基板を不活性雰囲気に保持することによ
り、前記ゲート絶縁膜の絶縁耐圧の低下を防止すること
ができ、かつ前記ゲート絶縁膜の容量低下を防止して電
流駆動能力を向上させることができる。
【００１４】本発明の半導体集積回路装置の製造方法
は、（ａ）主面に第１領域と第２領域とを有するシリコ
ン基板を用意する工程と、（ｂ）前記シリコン基板の主
面に形成された自然酸化膜を含む膜を除去することによ
って、前記シリコン基板の主面のシリコン層を露出させ
る工程と、（ｃ）前記（ｂ）工程の後、前記シリコン層
の上に窒化シリコン膜よりも比誘電率が小さい第１絶縁
膜を形成する工程と、（ｄ）前記第１領域に前記第１絶
縁膜を残し、前記第２領域の前記第１絶縁膜を選択的に
除去することによって、前記第２領域の前記シリコン層
を露出させる工程と、（ｅ）前記（ｄ）工程の後、前記
第１領域の前記第１絶縁膜の上、および前記第２領域の
前記シリコン層の上に窒化シリコン膜よりも比誘電率が
大きい第２絶縁膜を形成する工程と、（ｆ）前記第２絶
縁膜上に第１導体層を形成する工程と、（ｇ）前記第１
導体層をパターニングすることによって、前記第１領域
の前記第２絶縁膜の上に前記第１導体層からなる第１Ｍ
ＩＳＦＥＴのゲート電極を形成し、前記第２領域の前記
第２絶縁膜の上に前記第１導体層からなる第２ＭＩＳＦ
ＥＴのゲート電極を形成する工程とを含み、少なくとも
前記（ｂ）工程から前記（ｅ）工程までを、前記シリコ
ン基板を大気に曝すことなく連続して行うようにしたも
のである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。
【００１６】（実施の形態１）本実施形態のＣＭＯＳ−
ＬＳＩは、回路の消費電力を低減する観点から、内部回
路を構成するＭＩＳＦＥＴを低電圧で動作させる。この
ため、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜
を薄い絶縁膜で構成する。一方、外部の高電圧が印加さ
れる入出力（Ｉ／Ｏ）回路のＭＩＳＦＥＴは、ゲート耐
圧を確保する必要があるので、厚い絶縁膜でゲート絶縁
膜を形成する。
【００１７】以下、本実施形態のＣＭＯＳ−ＬＳＩの製
造方法を図１〜図１９を用いて工程順に説明する。な
お、ＣＭＯＳ−ＬＳＩの製造方法を示す半導体基板の断
面図（図１、図２、図５〜図１９）の左側の領域は、内
部回路領域を示し、右側の領域は、Ｉ／Ｏ回路領域を示
す。
【００１８】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、基板という）１に素子分離溝２を
形成する。素子分離溝２を形成するには、素子分離領域
の基板１をエッチングして溝を形成した後、溝の内部を
含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、
続いて溝の外部の酸化シリコン膜３を化学機械研磨法に
よって除去する。
【００１９】次に、図２に示すように、基板１を熱酸化
してその表面に膜厚１０ｎｍ以下の薄い酸化シリコン膜
７を形成する。続いて、この酸化シリコン膜７を介して
基板１の一部にホウ素をイオン注入し、他の一部にリン
をイオン注入した後、基板１を熱処理して上記不純物
（ホウ素およびリン）を基板１の内部に拡散させること
により、ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ウエ
ル４を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ
型ウエル５を形成する。またこのとき、ＭＩＳＦＥＴの
しきい値電圧を制御するために、ｐ型ウエル４の表面
（チャネル形成領域）にホウ素をイオン注入し、ｎ型ウ
エル５の表面（チャネル形成領域）にリンをイオン注入
する。
【００２０】次に、上記基板１を図３に示す処理装置１
００に搬送する。この処理装置１００は、エッチング室
１０１、酸化処理室１０２、窒化処理室１０３、露光処
理室１０４および成膜処理室１０５からなる複数の処理
室と、ローダ１０６、アンローダ１０７を備えたマルチ
チャンバで構成されている。処理装置１００の中央部に
は、ウエハ状態の基板１を上記した各処理室へ（から）
搬入（搬出）するためのロボットハンド１０８を備えた
搬送系が設けられている。搬送系の内部には窒素あるい
は希ガスなどの不活性ガスが充填され、基板１を大気に
接触させることなく各処理室へ（から）搬入（搬出）す
ることができるようになっている。
【００２１】上記処理装置１００に搬送されたウエハ状
態の基板１は、まずローダ１０６に収容され、続いてロ
ーダ１０６内のガス置換が行われた後、搬送系を通じて
エッチング室１０１に送られる。
【００２２】図４に示すように、エッチング室１０１
は、基板１を載置するステージ２０１を備えたチャンバ
２０２と、チャンバ２０２の外部に設けられたプラズマ
生成部２０３とで構成されている。そして、基板１がチ
ャンバ２０２に収容されると、プラズマ生成部２０３に
フッ素系ガス、あるいはフッ素系ガスと水素の混合ガス
が供給され、マイクロ波などによって形成されたプラズ
マによってこれらのガスが分解されることにより、フッ
素ラジカル、あるいはフッ素ラジカルと水素ラジカルが
生成し、図５に示すように、基板１の表面に形成された
薄い酸化シリコン膜７を分解、除去する。
【００２３】このように、チャンバ２０２と分離された
プラズマ生成部２０３を有するエッチング室１０１で酸
化シリコン膜７を分解、除去することにより、基板１の
表面がプラズマダメージを受け難くなるので、結晶欠陥
などによる素子の特性変動を抑制することができる。な
お、酸化シリコン膜７の除去は、フッ酸などを用いたウ
ェットエッチングで行うことも可能であるが、ウェット
方式を採用した場合は、酸化シリコン膜７を除去した
後、基板１を純水洗浄したり、乾燥したりする工程が必
要になるので、前記のようなドライ方式を採用した場合
に比べると、酸化シリコン膜７を除去してから次の工程
に移るまでの間に、マルチチャンバ化が困難になる。
【００２４】次に、酸化シリコン膜７が除去された基板
１をエッチング室１０１から取り出して酸化処理室１０
２に搬送する。そして、酸化処理室１０２内で基板１の
表面を湿式酸化することによって、図６に示すように、
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に膜厚１
〜４ｎｍ程度の酸化シリコン膜６を形成する。この酸化
シリコン膜６は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴの
ゲート絶縁膜の一部として使用される。
【００２５】このように、基板１の表面を洗浄してから
酸化シリコン膜（ゲート絶縁膜）６の形成までのプロセ
スを、基板１を大気に暴露することなく実施することに
より、酸化シリコン膜７を除去した後の基板１の表面に
形成される不所望な自然酸化膜の膜厚を極力薄くするこ
とができるので、薄く、かつ高品質な酸化シリコン膜
（ゲート絶縁膜）６を得ることができる。
【００２６】次に、酸化シリコン膜６が形成された基板
１を酸化処理室１０２から取り出して窒化処理室１０３
に搬送し、基板１の表面を窒化する。これにより、図７
に示すように、酸化シリコン膜６が窒化されて酸窒化シ
リコン膜８となる。酸化シリコン膜６の窒化処理は、例
えば窒化処理室１０３内にアンモニア（ＮＨ3）ガスを
供給し、ランプアニールで基板１を９００℃程度に急速
加熱することによって行う。窒化処理は、窒素をソース
ガスに用いたプラズマ処理によって行うこともできる。
この場合は、基板１を収容するチャンバ２０２とプラズ
マを発生するプラズマ生成部２０３とが分離された前記
エッチング室１０１を使用することにより、プラズマに
よる基板１のダメージを低減することができる。
【００２７】上記した窒化処理は必須の工程ではない
が、酸化シリコン膜６を酸窒化シリコン膜８に変えるこ
とにより、後の工程で酸窒化シリコン膜８の上部に堆積
する高誘電体膜との界面が酸化され難くなる利点があ
る。
【００２８】次に、酸窒化シリコン膜８が形成された基
板１を窒化処理室１０３から取り出して露光処理室１０
４に搬送し、図８に示すように、基板１の表面の一部
（Ｉ／Ｏ回路領域）をフォトレジスト膜４０で覆う。図
示は省略するが、露光処理室１０４の内部には、基板１
の表面にフォトレジスト膜４０をスピン塗布するレジス
ト塗布装置、基板１の表面に塗布されたフォトレジスト
膜４０に所定のパターンを転写する露光装置、露光処理
が完了したフォトレジスト膜４０を現像する現像装置、
基板１の表面のフォトレジスト膜４０を除去するアッシ
ング装置が設けられている。
【００２９】次に、フォトレジスト膜４０が形成された
基板１を露光処理室１０４から取り出して前記エッチン
グ室１０１に搬送し、図９に示すように、フォトレジス
ト膜４０で覆われていない領域（内部回路領域）の酸窒
化シリコン膜８を除去する。
【００３０】次に、基板１をエッチング室１０１から露
光処理室１０４に搬送し、フォトレジスト膜４０をアッ
シング処理によって除去した後、成膜処理室１０５へ搬
送する。そして、図１０に示すように、基板１上に酸化
シリコン換算膜厚で２ｎｍ〜５ｎｍ程度の高誘電体膜９
を堆積する。この高誘電体膜９は、内部回路を構成する
ＭＩＳＦＥＴのゲート絶縁膜として使用されると共に、
Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜の一
部としても使用される。
【００３１】ここで、上記高誘電体膜９は、比誘電率が
窒化シリコンよりも大きい材料からなる膜であり、より
具体的には比誘電率が８．０以上の材料からなる膜であ
る。このような高い比誘電率を持った材料として、例え
ば酸化チタン（ＴｉＯ2）、酸化ハフニウム（Ｈｆ
Ｏ2）、アルミナ（Ａｌ2Ｏ3）、酸化ジルコニウム（Ｚ
ｒＯ2）、酸化ルテニウム（ＲｕＯ2）などが例示でき
る。また、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、
ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ
2Ｏ5など、ペロブスカイト型または複合ペロブスカイト
型の結晶構造を有する高誘電体あるいは強誘電体を使用
してもよい。高誘電体膜９の形成には、ＣＶＤ法、スパ
ッタリング法あるいはＡＬＤ(Atomic Layer Depositio
n)法などを用いるが、高誘電体膜９が例えば酸化チタン
膜である場合は、テトライソプロポキシチタン（Ｔｉ(i
so-ＯＣ3Ｈ7)4）と酸素をソースガスに用いたＣＶＤ法
（成膜温度４００℃程度）で堆積する。
【００３２】一般に、上記のような金属酸化物からなる
高（強）誘電体膜は、成膜直後の膜中に酸素欠損などの
結晶欠陥があるために、これをそのままゲート絶縁膜と
して使用すると、ゲート耐圧が低下したり、リーク電流
が多くなったりする虞れがある。そこで、このような虞
れがある場合は、誘電体膜９を改質、結晶化するための
熱処理を行う。この熱処理を行うには、まず基板１を酸
化処理室１０２に搬送し、酸素を含んだ高温雰囲気中で
基板１を熱処理する。次に、基板１を窒化処理室１０３
に搬送し、窒素を含んだ高温雰囲気中で基板１を熱処理
する。このとき、高誘電体膜９とその下層の基板１（ま
たは酸窒化シリコン膜８）との界面に所望しない酸化物
が生じるのをできるだけ抑制するため、酸化処理室１０
２内での熱処理は、可能な限り温度を下げて行うことが
望ましい。
【００３３】ここまでの工程により、内部回路領域の基
板１の表面に高誘電体膜９からなる薄いゲート絶縁膜９
ａが形成され、Ｉ／Ｏ回路領域の基板１の表面に酸窒化
シリコン膜８と高誘電体膜９の積層膜からなる厚いゲー
ト絶縁膜９ｂが形成される。
【００３４】このように、本実施形態では、基板１上に
膜厚の異なる２種類のゲート絶縁膜９ａ、９ｂを形成す
る際に上記した処理装置１００を用い、基板１を大気に
曝すことなく連続処理を行うので、自然酸化膜成分の割
合や異物の付着量が極めて少ない高品質のゲート絶縁膜
９ａ、９ｂを形成することができる。
【００３５】次に、図１１に示すように、ｐ型ウエル４
の上部にｎ型多結晶シリコン膜１０ｎを形成し、ｎ型ウ
エル５の上部にｐ型多結晶シリコン膜１０ｐを形成す
る。これらの多結晶シリコン膜（１０ｎ、１０ｐ）は、
ＭＩＳＦＥＴのゲート電極材料として使用される。
【００３６】上記多結晶シリコン膜（１０ｎ、１０ｐ）
を形成するには、基板１上にＣＶＤ法でノンドープの多
結晶シリコン膜を堆積し、続いてフォトレジスト膜をマ
スクにしたイオン注入法によって、ｐ型ウエル４の上部
の多結晶シリコン膜にリンをドープし、ｎ型ウエル５の
上部の多結晶シリコン膜にホウ素をドープする。
【００３７】上記したノンドープの多結晶シリコン膜の
堆積は、前記処理装置１００の成膜処理室１０５を使っ
て行ってもよく、あるいはスタンドアローンのＣＶＤ装
置を使って行ってもよい。成膜処理室１０５内で堆積す
る場合は、ゲート絶縁膜９ａ、９ｂを形成してからノン
ドープの多結晶シリコン膜を堆積するまでの間に基板１
が大気に曝されることがないので、ゲート絶縁膜９ａ、
９ｂの表面に所望しない自然酸化膜が形成されたり、異
物が付着したりする不具合を抑制することができる。
【００３８】なお、ゲート電極材料は、上記した多結晶
シリコン膜（１０ｎ、１０ｐ）以外の導体膜、例えばＧ
ｅ（ゲルマニウム）を数％から数１０％含んだシリコン
膜、多結晶シリコン膜と高融点金属シリサイド膜との積
層膜（ポリサイド膜）、多結晶シリコン膜と高融点金属
膜との積層膜（ポリメタル膜）などで構成してよいこと
は勿論である。
【００３９】以下、多結晶シリコン膜（１０ｎ、１０
ｐ）を堆積した後の工程を簡単に説明する。
【００４０】まず、図１２に示すように、フォトレジス
ト膜４１をマスクにしてｎ型多結晶シリコン膜１０ｎお
よびｐ型多結晶シリコン膜１０ｐをドライエッチングす
ることにより、ｐ型ウエル４の上部にｎ型多結晶シリコ
ン膜１０ｎからなるゲート電極１１ｎを形成し、ｎ型ウ
エル５の上部にｐ型多結晶シリコン膜１０ｐからなるゲ
ート電極１１ｐを形成する。
【００４１】次に、フォトレジスト膜４１を除去した
後、図１３に示すように、ゲート電極１１ｎの両側のｐ
型ウエル４にリンまたはヒ素をイオン注入して、低不純
物濃度のｎ-型半導体領域１２を形成し、ゲート電極１
１ｐの両側のｎ型ウエル５にホウ素をイオン注入して、
低不純物濃度のｐ-型半導体領域１３を形成する。ｎ-型
半導体領域１２は、ｎチャネル型ＭＩＳＦＥＴをＬＤＤ
(lightly doped drain)構造にするために形成し、ｐ-型
半導体領域１３は、ｐチャネル型ＭＩＳＦＥＴをＬＤＤ
構造にするために形成する。
【００４２】次に、図１４に示すように、ゲート電極１
１ｎ、１１ｐの側壁にサイドウォールスペーサ１４を形
成する。サイドウォールスペーサ１４を形成するには、
基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いて
この窒化シリコン膜を異方的にエッチングしてゲート電
極１１ｎ、１１ｐの側壁に残す。
【００４３】次に、ゲート電極１１ｎの両側のｐ型ウエ
ル４にリンまたはヒ素をイオン注入し、ゲート電極１１
ｐの両側のｎ型ウエル５にホウ素をイオン注入した後、
基板１を熱処理してこれらの不純物を拡散させることに
より、ｐ型ウエル４に高不純物濃度のｎ+型半導体領域
（ソース、ドレイン）１６を形成し、ｎ型ウエル５に高
不純物濃度のｐ+型半導体領域（ソース、ドレイン）１
７を形成する。
【００４４】次に、図１５に示すように、ｎ+型半導体
領域（ソース、ドレイン）１６、ｐ+型半導体領域（ソ
ース、ドレイン）１７のそれぞれの上部に形成されたゲ
ート絶縁膜９ａ、９ｂをエッチングで除去した後、基板
１上にスパッタリング法でコバルト（Ｃｏ）膜１８ａを
堆積する。あるいは、コバルト膜１８ａに代えてＴｉ
（チタン）膜を堆積してもよい。
【００４５】続いて、基板１を熱処理することによっ
て、コバルト膜１８ａとシリコン（基板１およびゲート
電極１１ｎ、１１ｐ）とを反応させた後、未反応のコバ
ルト膜１８ａをウェットエッチングで除去する。これに
より、図１６に示すように、ｎ +型半導体領域（ソー
ス、ドレイン）１６、ｐ+型半導体領域（ソース、ドレ
イン）１７およびゲート電極１１ｎ、１１ｐのそれぞれ
の表面にコバルトシリサイド層１８が形成される。ゲー
ト電極１１ｎ、１１ｐの表面にコバルトシリサイド層１
８を形成することにより、ゲート電極１１ｎ、１１ｐ
は、多結晶シリコン膜（１０ｎまたは１０ｐ）とコバル
トシリサイド層１８の積層膜（ポリサイド膜）となる。
【００４６】ここまでの工程により、内部回路を構成す
るｎチャネル型ＭＩＳＦＥＴ（Ｑｎ 1）およびｐチャネ
ル型ＭＩＳＦＥＴ（Ｑｐ1）と、Ｉ／Ｏ回路を構成する
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ2）およびｐチャネル
型ＭＩＳＦＥＴ（Ｑｐ2）がそれぞれ完成する。
【００４７】次に、図１７に示すように、基板１上にＣ
ＶＤ法で窒化シリコン膜１９を堆積し、続いて窒化シリ
コン膜１９の上部にＣＶＤ法で酸化シリコン膜２０を堆
積した後、図１８に示すように、酸化シリコン膜２０の
上部に形成したフォトレジスト膜４２をマスクにして酸
化シリコン膜２０とその下層の窒化シリコン膜１９とを
ドライエッチングすることにより、ｎ+型半導体領域
（ソース、ドレイン）１６の上部およびｐ+型半導体領
域（ソース、ドレイン）１７の上部にそれぞれコンタク
トホール２１を形成する。
【００４８】次に、フォトレジスト膜４２を除去した
後、図１９に示すように、コンタクトホール２１の内部
を含む酸化シリコン膜２０上にＣＶＤ法またはスパッタ
リング法でタングステン（Ｗ）膜を堆積し、続いてフォ
トレジスト膜をマスクにしてこのタングステン膜をドラ
イエッチングすることにより、酸化シリコン膜２０の上
部にタングステン配線２２〜２８を形成する。
【００４９】その後、タングステン配線２２〜２８の上
部に層間絶縁膜を介して複数層の配線を形成するが、そ
れらの図示は省略する。
【００５０】このように、本実施形態によれば、基板１
とゲート絶縁膜９ａ、９ｂとの界面に、大気中に含まれ
るカーボン（Ｃ）などの不純物（異物）が混入するのを
防止でき、また不所望の自然酸化膜が形成されることを
抑制できる。これにより、内部回路を構成するＭＩＳＦ
ＥＴ（Ｑｎ1、Ｑｐ1）のトンネルリーク電流の抑制と駆
動能力の確保を両立させることができる。また、Ｉ／Ｏ
回路を構成するＭＩＳＦＥＴ（Ｑｎ2、Ｑｐ2）のゲート
絶縁膜９ｂを酸窒化シリコン膜８と高誘電体膜９との積
層膜で形成することにより、高電圧動作時の信頼性を確
保することができる。
【００５１】（実施の形態２）本実施形態は、置換ゲー
ト型のＭＩＳＦＥＴに適用したものであり、その製造工
程を図２０〜図２９を用いて説明する。
【００５２】まず、図２０に示すように、ｐ型の単結晶
シリコンからなる基板１に素子分離溝２を形成した後、
基板１の表面に熱酸化法またはＣＶＤ法によって酸化シ
リコン膜５０を堆積する。
【００５３】次に、図２１に示すように、例えばＣＶＤ
法で基板１上に堆積したノンドープの多結晶シリコン膜
をパターニングすることによって、ゲート電極を形成す
る領域にダミーゲート５１を形成する。
【００５４】次に、図２２に示すように、リンのイオン
注入によってダミーゲート５１の両側の基板１に低不純
物濃度のｎ-型半導体領域５２を形成し、続いてダミー
ゲート５１の側壁に酸化シリコンからなるサイドウォー
ルスペーサ５３を形成した後、リンのイオン注入によっ
てダミーゲート５１の両側の基板１に高不純物濃度のｎ
+型半導体領域（ソース、ドレイン）５４を形成する。
【００５５】次に、図２３に示すように、基板１上にＣ
ＶＤ法で窒化シリコン膜５５と酸化シリコン膜５６とを
順次堆積した後、図２４に示すように、化学的機械研磨
法によって酸化シリコン膜５６の一部とその下層の窒化
シリコン膜５５の一部を除去することによって、ダミー
ゲート５１の上面を露出させ、続いて、図２５に示すよ
うに、ダミーゲート５１をエッチングによって除去す
る。
【００５６】次に、この基板１を前記図３に示す処理装
置１００のエッチング室１０１に搬送し、図２６に示す
ように、ダミーゲート５１の除去によって露出した領域
の酸化シリコン膜５０をエッチングすることによって、
基板１の表面を露出させる。
【００５７】次に、基板１を処理装置１００の成膜処理
室１０５に搬送し、図２７に示すように、酸化シリコン
膜５０の除去によって露出した基板１の表面および酸化
シリコン膜５６上に高誘電体膜５７を堆積した後、図２
８に示すように、高誘電体膜５７の上部にＷ膜５８を堆
積する。
【００５８】次に、基板１を処理装置１００から搬出
し、化学的機械研磨法によって酸化シリコン膜５６の上
部のＷ膜５８と高誘電体膜５７とを除去することによっ
て、Ｗ膜５８からなるゲート電極５９を形成し、このゲ
ート電極５９の側壁と底部とに高誘電体膜５７からなる
ゲート絶縁膜６０を形成する。ここまでの工程により、
基板１上にｎチャネル型ＭＩＳＦＥＴＱｎ3が形成され
る。
【００５９】このように、酸化シリコン膜５０の除去か
らＷ膜５８の堆積までの工程を処理装置１００内で連続
して実施することにより、基板１とゲート絶縁膜６０と
の界面に所望しない自然酸化膜が形成されたり、異物が
付着したりする不具合を抑制することができる。
【００６０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００６１】前記実施の形態では、内部回路を構成する
ＭＩＳＦＥＴのゲート絶縁膜を高誘電体膜で形成し、Ｉ
／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸化
シリコン膜（または酸窒化シリコン膜）と高誘電体膜と
の積層膜で形成する場合について説明したが、本発明
は、これに限定されるものではなく、一部のＭＩＳＦＥ
Ｔのゲート絶縁膜を高誘体率膜で形成し、他の一部のＭ
ＩＳＦＥＴのゲート絶縁膜を酸化シリコン膜（または酸
窒化シリコン膜）と高誘電体膜との積層膜で形成するプ
ロセスに広く適用することができる。
【００６２】また、本発明は、前記実施の形態の処理装
置１００に代えて、全体が不活性雰囲気となったクリー
ンルームに置き換えた場合にも適用することができる。
この場合は、搬送系、ローダ／アンローダ部が不活性雰
囲気となる。
【００６３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６４】ゲート絶縁膜の一部を高誘電体膜で形成
し、他の一部を酸化シリコン膜で形成するプロセスにお
いて、半導体基板とゲート絶縁膜との界面に不所望の異
物が混入したり、不所望の自然酸化膜が形成されること
を抑制できるので、トンネルリーク電流の抑制とＭＩＳ
ＦＥＴの駆動能力の確保を両立させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製
造に用いる処理装置の概略図である。
【図４】図３に示す処理装置のエッチング室を示す概略
図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ 酸化シリコン膜 ４ ｐ型ウエル ５ ｎ型ウエル ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 酸窒化シリコン膜 ９ 高誘電体膜 ９ａ 薄いゲート絶縁膜 ９ｂ 厚いゲート絶縁膜 １０ｎ ｎ型多結晶シリコン膜 １０ｐ ｐ型多結晶シリコン膜 １１ｎ、１１ｐ ゲート電極 １２ ｎ-型半導体領域 １３ ｐ-型半導体領域 １４ サイドウォールスペーサ １６ ｎ+型半導体領域（ソース、ドレイン） １７ ｐ+型半導体領域（ソース、ドレイン） １８ａ コバルト膜 １８ コバルトシリサイド層 １９ 窒化シリコン膜 ２０ 酸化シリコン膜 ２１ コンタクトホール ２２〜２８ タングステン配線 ４０、４１、４２ フォトレジスト膜 ５０ 酸化シリコン膜 ５１ ダミーゲート ５２ ｎ-型半導体領域 ５３ サイドウォールスペーサ ５４ ｎ+型半導体領域（ソース、ドレイン） ５５ 窒化シリコン膜 ５６ 酸化シリコン膜 ５７ 高誘電体膜 ５８ Ｗ膜 ５９ ゲート電極 ６０ ゲート絶縁膜 １００ 処理装置 １０１ エッチング室 １０２ 酸化処理室 １０３ 窒化処理室 １０４ 露光処理室 １０５ 成膜処理室 １０６ ローダ １０７ アンローダ ２０１ ステージ ２０２ チャンバ ２０３ プラズマ生成部 Ｑｎ1、Ｑｎ2、Ｑｎ3 ｎチャネル型ＭＩＳＦＥＴ Ｑｐ1、Ｑｐ2 ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 智志 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AA07 AB06 AB07 AC01 AC03 BA01 BB01 BB06 BB07 BB08 BB09 BB11 BB12 BB16 BB17 BC06 BE03 BF06 BF11 BF16 BG14 DA25 DA30

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）主面に第１領域と第２領域とを有
    するシリコン基板を用意する工程と、（ｂ）前記シリコ
    ン基板の主面に形成された自然酸化膜を含む膜を除去す
    ることによって、前記シリコン基板の主面のシリコン層
    を露出させる工程と、（ｃ）前記（ｂ）工程の後、前記
    シリコン層の上に窒化シリコン膜よりも比誘電率が小さ
    い第１絶縁膜を形成する工程と、（ｄ）前記第１領域に
    前記第１絶縁膜を残し、前記第２領域の前記第１絶縁膜
    を選択的に除去することによって、前記第２領域の前記
    シリコン層を露出させる工程と、（ｅ）前記（ｄ）工程
    の後、前記第１領域の前記第１絶縁膜の上、および前記
    第２領域の前記シリコン層の上に窒化シリコン膜よりも
    比誘電率が大きい第２絶縁膜を形成する工程と、（ｆ）
    前記第２絶縁膜上に第１導体層を形成する工程と、
    （ｇ）前記第１導体層をパターニングすることによっ
    て、前記第１領域の前記第２絶縁膜の上に前記第１導体
    層からなる第１ＭＩＳＦＥＴのゲート電極を形成し、前
    記第２領域の前記第２絶縁膜の上に前記第１導体層から
    なる第２ＭＩＳＦＥＴのゲート電極を形成する工程とを
    含み、少なくとも前記（ｂ）工程から前記（ｅ）工程ま
    でを、前記シリコン基板を大気に曝すことなく連続して
    行うことを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記（ｂ）工程における前記自然酸化膜
    を含む膜を除去する手段は、プラズマを利用したドライ
    エッチングであることを特徴とする請求項１記載の半導
    体集積回路装置の製造方法。
  3. 【請求項３】 前記第１絶縁膜は、酸化シリコンを主要
    な成分とする絶縁膜であることを特徴とする請求項１記
    載の半導体集積回路装置の製造方法。
  4. 【請求項４】 前記（ｃ）工程と前記（ｄ）工程との間
    に、窒素を含む雰囲気中で前記シリコン基板を熱処理す
    る第１熱処理工程をさらに含み、少なくとも前記（ｂ）
    工程から前記（ｅ）工程までを、前記シリコン基板を大
    気に曝すことなく連続して行うことを特徴とする請求項
    １記載の半導体集積回路装置の製造方法。
  5. 【請求項５】 前記第１絶縁膜は、酸窒化シリコンを主
    要な成分とする絶縁膜であることを特徴とする請求項４
    記載の半導体集積回路装置の製造方法。
  6. 【請求項６】 前記第２絶縁膜の比誘電率は、８．０以
    上であることを特徴とする請求項１記載の半導体集積回
    路装置の製造方法。
  7. 【請求項７】 少なくとも前記（ｂ）工程から前記
    （ｅ）工程までを、マルチチャンバを備えた同一装置内
    で連続して行うことを特徴とする請求項１記載の半導体
    集積回路装置の製造方法。
  8. 【請求項８】 前記（ｂ）工程から前記（ｆ）工程まで
    を、前記シリコン基板を大気に曝すことなく連続して行
    うことを特徴とする請求項１記載の半導体集積回路装置
    の製造方法。
  9. 【請求項９】 前記（ｅ）工程と前記（ｆ）工程との間
    に、前記シリコン基板を熱処理する第２熱処理工程をさ
    らに含み、少なくとも前記（ｂ）工程から前記第２熱処
    理工程までを、前記シリコン基板を大気に曝すことなく
    連続して行うことを特徴とする請求項１記載の半導体集
    積回路装置の製造方法。
  10. 【請求項１０】 （ａ）主面に第１領域、第２領域、第
    ３領域および第４領域を有するシリコン基板を用意する
    工程と、（ｂ）前記シリコン基板の主面に形成された自
    然酸化膜を含む膜を除去することによって、前記シリコ
    ン基板の主面のシリコン層を露出させる工程と、（ｃ）
    前記（ｂ）工程の後、前記シリコン層の上に窒化シリコ
    ン膜よりも比誘電率が小さい第１絶縁膜を形成する工程
    と、（ｄ）前記第１および第２領域に前記第１絶縁膜を
    残し、前記第３および第４領域の前記第１絶縁膜を選択
    的に除去することによって、前記第３および第４領域の
    前記シリコン層を露出させる工程と、（ｅ）前記（ｄ）
    工程の後、前記第１および第２領域の前記第１絶縁膜の
    上、および前記第３および第４領域の前記シリコン層の
    上に窒化シリコン膜よりも比誘電率が大きい第２絶縁膜
    を形成する工程と、（ｆ）前記第１および第３領域の前
    記第２絶縁膜上に第１導電型の第１導体層を形成し、前
    記第２および第４領域の前記第２絶縁膜上に第２導電型
    の第２導体層を形成する工程と、（ｇ）前記第１および
    第２導体層をパターニングすることによって、前記第１
    領域の前記第２絶縁膜の上に前記第１導電型の第１導体
    層からなる第１ＭＩＳＦＥＴのゲート電極を形成し、前
    記第２領域の前記第２絶縁膜の上に前記第２導電型の第
    ２導体層からなる第２ＭＩＳＦＥＴのゲート電極を形成
    し、前記第３領域の前記第２絶縁膜の上に前記第１導電
    型の第１導体層からなる第３ＭＩＳＦＥＴのゲート電極
    を形成し、前記第４領域の前記第２絶縁膜の上に前記第
    ２導電型の第２導体層からなる第２ＭＩＳＦＥＴのゲー
    ト電極を形成する工程とを含み、少なくとも前記（ｂ）
    工程から前記（ｅ）工程までを、前記シリコン基板を大
    気に曝すことなく連続して行うことを特徴とする半導体
    集積回路装置の製造方法。
  11. 【請求項１１】 前記（ｂ）工程における前記自然酸化
    膜を含む膜を除去する手段は、プラズマを利用したドラ
    イエッチングであることを特徴とする請求項１０記載の
    半導体集積回路装置の製造方法。
  12. 【請求項１２】 前記第１絶縁膜は、酸化シリコンを主
    要な成分とする絶縁膜であることを特徴とする請求項１
    ０記載の半導体集積回路装置の製造方法。
  13. 【請求項１３】 前記（ｃ）工程と前記（ｄ）工程との
    間に、窒素を含む雰囲気中で前記シリコン基板を熱処理
    する第１熱処理工程をさらに含み、少なくとも前記
    （ｂ）工程から前記（ｅ）工程までを、前記シリコン基
    板を大気に曝すことなく連続して行うことを特徴とする
    請求項１０記載の半導体集積回路装置の製造方法。
  14. 【請求項１４】 前記第１絶縁膜は、酸窒化シリコンを
    主要な成分とする絶縁膜であることを特徴とする請求項
    １３記載の半導体集積回路装置の製造方法。
  15. 【請求項１５】 前記第２絶縁膜の比誘電率は、８．０
    以上であることを特徴とする請求項１０記載の半導体集
    積回路装置の製造方法。
  16. 【請求項１６】 少なくとも前記（ｂ）工程から前記
    （ｅ）工程までを、マルチチャンバを備えた同一装置内
    で連続して行うことを特徴とする請求項１０記載の半導
    体集積回路装置の製造方法。
  17. 【請求項１７】 前記（ｂ）工程から前記（ｆ）工程ま
    でを、前記シリコン基板を大気に曝すことなく連続して
    行うことを特徴とする請求項１０記載の半導体集積回路
    装置の製造方法。
  18. 【請求項１８】 前記（ｅ）工程と前記（ｆ）工程との
    間に、前記シリコン基板を熱処理する第２熱処理工程を
    さらに含み、少なくとも前記（ｂ）工程から前記第２熱
    処理工程までを、前記シリコン基板を大気に曝すことな
    く連続して行うことを特徴とする請求項１０記載の半導
    体集積回路装置の製造方法。
  19. 【請求項１９】 （ａ）主面に第１領域と第２領域とを
    有するシリコン基板を用意する工程と、（ｂ）前記シリ
    コン基板表面に窒化シリコン膜よりも比誘電率が小さい
    第１絶縁膜を形成する工程と、（ｃ）前記第１領域に前
    記第１絶縁膜を残し、前記第２領域の前記第１絶縁膜を
    選択的に除去することによって、前記第２領域の前記シ
    リコン基板表面を露出させる工程と、（ｄ）前記第２領
    域の前記シリコン基板表面を洗浄する工程と、（ｅ）前
    記（ｄ）工程の後、前記第１領域の前記第１絶縁膜上お
    よび前記第２領域の前記シリコン基板上に、窒化シリコ
    ン膜よりも比誘電率が大きい第２絶縁膜を形成する工程
    と、（ｆ）前記第２絶縁膜上に第１導体層を形成する工
    程と、（ｇ）前記第１導体層をパターニングすることに
    よって、前記第１領域の前記第２絶縁膜上に前記第１導
    体層からなる第１ＭＩＳＦＥＴのゲート電極を形成し、
    前記第２領域の前記第２絶縁膜上に前記第１導体層から
    なる第２ＭＩＳＦＥＴのゲート電極を形成する工程とを
    含み、少なくとも前記（ｄ）工程終了から前記（ｅ）工
    程開始までの間、前記シリコン基板を不活性雰囲気に保
    持することを特徴とする半導体集積回路装置の製造方
    法。
  20. 【請求項２０】 （ａ）主面に酸化シリコン膜からなる
    第１絶縁膜が形成されたシリコン基板を用意する工程
    と、（ｂ）前記シリコン基板表面の前記第１絶縁膜を除
    去する工程と、（ｃ）前記シリコン基板表面を洗浄する
    工程と、（ｄ）前記シリコン基板上に窒化シリコン膜よ
    りも比誘電率が大きい第２絶縁膜を形成する工程と、
    （ｅ）前記第２絶縁膜上に第１導体層を形成する工程
    と、（ｆ）前記第１導体層をパターニングすることによ
    って、前記第１導体層からなる第１ＭＩＳＦＥＴのゲー
    ト電極を形成する工程とを含み、少なくとも前記（ｃ）
    工程終了から前記（ｄ）工程開始までの間、前記シリコ
    ン基板を不活性雰囲気に保持することを特徴とする半導
    体集積回路装置の製造方法。
JP2001350636A 2001-11-15 2001-11-15 半導体集積回路装置の製造方法 Pending JP2003152102A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2001350636A JP2003152102A (ja) 2001-11-15 2001-11-15 半導体集積回路装置の製造方法
TW091132063A TWI291216B (en) 2001-11-15 2002-10-29 Manufacturing method for semiconductor integrated circuit device
US10/288,539 US6660597B2 (en) 2001-11-15 2002-11-06 Method for manufacturing semiconductor integrated circuit device
KR1020020070616A KR100904358B1 (ko) 2001-11-15 2002-11-14 반도체 집적 회로 장치의 제조 방법
CNB021514046A CN1301549C (zh) 2001-11-15 2002-11-15 半导体集成电路器件的制造方法
US10/699,690 US6909133B2 (en) 2001-11-15 2003-11-04 Method for manufacturing semiconductor integrated circuit device
US10/968,050 US7217607B2 (en) 2001-11-15 2004-10-20 Method for manufacturing semiconductor integrated circuit device
US11/738,741 US7655993B2 (en) 2001-11-15 2007-04-23 Method for manufacturing semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001350636A JP2003152102A (ja) 2001-11-15 2001-11-15 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2003152102A true JP2003152102A (ja) 2003-05-23

Family

ID=19163096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001350636A Pending JP2003152102A (ja) 2001-11-15 2001-11-15 半導体集積回路装置の製造方法

Country Status (5)

Country Link
US (4) US6660597B2 (ja)
JP (1) JP2003152102A (ja)
KR (1) KR100904358B1 (ja)
CN (1) CN1301549C (ja)
TW (1) TWI291216B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006229117A (ja) * 2005-02-21 2006-08-31 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP2007294082A (ja) * 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd Ｎａｎｄ型不揮発性メモリのデータ消去方法
US7581824B2 (en) 2004-12-14 2009-09-01 Seiko Epson Corporation Electrostatic actuator, droplet discharge head and method for manufacturing the droplet discharge head, droplet discharge apparatus, and device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343879A (ja) * 2001-05-15 2002-11-29 Nec Corp 半導体装置及びその製造方法
JP2003152102A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体集積回路装置の製造方法
US7186604B2 (en) * 2002-08-15 2007-03-06 Renesas Technology Corp. Semiconductor integrated circuit device and method for fabricating the same
JP2004158487A (ja) * 2002-11-01 2004-06-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6777299B1 (en) * 2003-07-07 2004-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removal of a spacer
JP3887364B2 (ja) * 2003-09-19 2007-02-28 株式会社東芝 半導体装置の製造方法
CN100352062C (zh) * 2003-10-30 2007-11-28 上海集成电路研发中心有限公司 一种高介电常数材料栅结构及其制备方法
US7026203B2 (en) * 2003-12-31 2006-04-11 Dongbuanam Semiconductor Inc. Method for forming dual gate electrodes using damascene gate process
US7627942B2 (en) * 2005-03-25 2009-12-08 Hitachi Global Storage Technologies Netherlands B.V. Method for using CVD process to encapsulate coil in a magnetic write head
US7625824B2 (en) * 2005-06-16 2009-12-01 Oerlikon Usa, Inc. Process change detection through the use of evolutionary algorithms
JP2007005565A (ja) * 2005-06-23 2007-01-11 Fujitsu Ltd 半導体装置及びその製造方法
US7256464B2 (en) * 2005-08-29 2007-08-14 United Microelectronics Corp. Metal oxide semiconductor transistor and fabrication method thereof
JP4991134B2 (ja) * 2005-09-15 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US9177843B2 (en) * 2007-06-06 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Preventing contamination in integrated circuit manufacturing lines
KR20110057645A (ko) * 2009-11-24 2011-06-01 삼성전자주식회사 절연막 형성 방법 및 이를 포함하는 트랜지스터 형성 방법
JP5629120B2 (ja) * 2010-04-26 2014-11-19 ルネサスエレクトロニクス株式会社 半導体装置
US8889251B2 (en) * 2011-02-09 2014-11-18 Lawrence Livermore National Security, Llc. Alkali resistant optical coatings for alkali lasers and methods of production thereof
US8674410B2 (en) * 2012-03-07 2014-03-18 Macronix International Co., Ltd. Method of manufacturing metal silicide and semiconductor structure using the same
CN103531453B (zh) * 2012-07-02 2016-12-21 中芯国际集成电路制造(上海)有限公司 半导体集成器件及其制作方法
KR102020446B1 (ko) * 2013-01-10 2019-09-10 삼성전자주식회사 에피텍시얼막 형성 방법 및 이를 수행하기 위한 장치 및 시스템
CN104658899B (zh) * 2013-11-22 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种蚀刻栅极介电层的方法
US9269636B2 (en) * 2013-12-31 2016-02-23 Texas Instruments Incorporated High quality dielectric for hi-k last replacement gate transistors
CN104779146B (zh) * 2014-01-09 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN108987249B (zh) * 2017-06-01 2021-08-17 无锡华润上华科技有限公司 半导体装置中硅化钴层的形成方法
US20220162118A1 (en) * 2020-11-23 2022-05-26 Innolux Corporation Method for preparing cover substrate

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114241B2 (ja) * 1986-10-20 1995-12-06 松下電子工業株式会社 半導体装置
JPH07109858B2 (ja) * 1988-04-07 1995-11-22 株式会社東芝 半導体装置の製造方法
US5254489A (en) * 1990-10-18 1993-10-19 Nec Corporation Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation
DE4304849C2 (de) * 1992-02-21 2000-01-27 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
JP2666103B2 (ja) * 1992-06-03 1997-10-22 カシオ計算機株式会社 薄膜半導体装置
JPH0758212A (ja) * 1993-08-19 1995-03-03 Sony Corp Ｃｍｏｓ集積回路
US5480828A (en) * 1994-09-30 1996-01-02 Taiwan Semiconductor Manufacturing Corp. Ltd. Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US5926714A (en) * 1996-12-03 1999-07-20 Advanced Micro Devices, Inc. Detached drain MOSFET
KR100220252B1 (ko) * 1996-12-28 1999-09-15 김영환 반도체 소자의 제조방법
JP3262752B2 (ja) * 1997-03-28 2002-03-04 松下電器産業株式会社 半導体装置の製造方法
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100253394B1 (ko) * 1997-12-29 2000-04-15 김영환 듀얼 게이트절연막을 가지는 게이트전극의 제조방법
KR100258880B1 (ko) * 1998-02-27 2000-06-15 김영환 반도체 소자의 제조방법
JPH11330460A (ja) 1998-05-11 1999-11-30 Toshiba Corp 半導体装置の製造方法
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
US5960289A (en) * 1998-06-22 1999-09-28 Motorola, Inc. Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
JP2000188338A (ja) 1998-12-21 2000-07-04 Hitachi Ltd 半導体装置及びその製造方法
JP2000307083A (ja) 1999-04-22 2000-11-02 Hitachi Ltd 半導体装置およびその製造方法
JP4149095B2 (ja) 1999-04-26 2008-09-10 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000349285A (ja) 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2001127280A (ja) 1999-10-25 2001-05-11 Sony Corp 半導体装置の製造方法及びｐチャネル型半導体装置の製造方法
TW495887B (en) * 1999-11-15 2002-07-21 Hitachi Ltd Semiconductor device and manufacturing method of the same
JP2001217415A (ja) 2000-01-31 2001-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
JP2001267591A (ja) 2000-03-14 2001-09-28 Nec Corp 光通信用光学ユニットのシールド構造
JP2001284463A (ja) 2000-03-30 2001-10-12 Nec Corp 半導体装置およびその製造方法
TW552672B (en) * 2000-04-04 2003-09-11 Agere Syst Guardian Corp Dual gate semiconductor device having a nitrogen and oxygen containing barrier layer and a method of manufacture therefor
JP2001298095A (ja) 2000-04-13 2001-10-26 Nec Corp Ｍｏｓ型半導体装置の製造方法
JP2001308198A (ja) * 2000-04-27 2001-11-02 Ricoh Co Ltd 半導体装置及びその製造方法
US6383873B1 (en) * 2000-05-18 2002-05-07 Motorola, Inc. Process for forming a structure
US6524910B1 (en) * 2000-09-27 2003-02-25 Chartered Semiconductor Manufacturing Ltd. Method of forming dual thickness gate dielectric structures via use of silicon nitride layers
US6562718B1 (en) * 2000-12-06 2003-05-13 Advanced Micro Devices, Inc. Process for forming fully silicided gates
US6713846B1 (en) * 2001-01-26 2004-03-30 Aviza Technology, Inc. Multilayer high κ dielectric films
JP2003152102A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7581824B2 (en) 2004-12-14 2009-09-01 Seiko Epson Corporation Electrostatic actuator, droplet discharge head and method for manufacturing the droplet discharge head, droplet discharge apparatus, and device
JP2006229117A (ja) * 2005-02-21 2006-08-31 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP4588483B2 (ja) * 2005-02-21 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2007294082A (ja) * 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd Ｎａｎｄ型不揮発性メモリのデータ消去方法

Also Published As

Publication number Publication date
KR20030040162A (ko) 2003-05-22
US7217607B2 (en) 2007-05-15
US20030092233A1 (en) 2003-05-15
US6660597B2 (en) 2003-12-09
CN1301549C (zh) 2007-02-21
TW200301957A (en) 2003-07-16
US7655993B2 (en) 2010-02-02
US6909133B2 (en) 2005-06-21
CN1420548A (zh) 2003-05-28
KR100904358B1 (ko) 2009-06-23
US20040106289A1 (en) 2004-06-03
US20070187764A1 (en) 2007-08-16
TWI291216B (en) 2007-12-11
US20050077548A1 (en) 2005-04-14

Similar Documents

Publication Publication Date Title
JP2003152102A (ja) 半導体集積回路装置の製造方法
JP4002219B2 (ja) 半導体装置及び半導体装置の製造方法
JP5401244B2 (ja) 半導体装置の製造方法
JP2001015612A (ja) 半導体集積回路装置の製造方法
KR20040018225A (ko) 듀얼-게이트 구조 및 듀얼-게이트 구조를 갖는 집적 회로제조 방법
JP2004214661A (ja) トランジスタゲートの製造及び高誘電率ゲート誘電体の粗さを減少する方法
JP4059183B2 (ja) 絶縁体薄膜の製造方法
US7160771B2 (en) Forming gate oxides having multiple thicknesses
WO2011077536A1 (ja) 半導体装置およびその製造方法
US8557651B2 (en) Method of manufacturing a semiconductor device using an etchant
JP2024508640A (ja) 双極子膜を用いたｍｏｓｆｅｔゲートエンジニアリング
US7638396B2 (en) Methods for fabricating a semiconductor device
JP2005064317A (ja) 半導体装置
JP2002359371A (ja) 半導体装置とその製造方法
JP4257055B2 (ja) 半導体集積回路装置の製造方法
JP2004079931A (ja) 半導体装置の製造方法
JP2010021200A (ja) 半導体装置の製造方法
KR100814372B1 (ko) 반도체 장치의 제조 방법
JP2006128416A (ja) 半導体装置およびその製造方法
JP4007864B2 (ja) 半導体装置の製造方法
JP4532925B2 (ja) 半導体装置の製造方法及び半導体装置
TW202412185A (zh) 防止鋁擴散之阻障層
JP2001085531A (ja) 半導体集積回路装置の製造方法
JP2024520404A (ja) アモルファスシリコンベース取り除きおよびシールｅｏｔ
JP2005285805A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071105

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071218